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1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要
2. インテル® Agilex™ I/Oの機能および使用
3. インテル® Agilex™ I/O終端
4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー
5. I/OおよびLVDS SERDESのデザイン・ガイドライン
6. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドに関連するドキュメント
7. インテルAgilex汎用I/OおよびLVDS SERDESユーザーガイド・アーカイブ
8. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドの改訂履歴
4.1. インテル® Agilex™ の高速SERDES I/Oの概要
4.2. 高速LVDS I/O実装のためのLVDS SERDES Intel FPGA IPの使用
4.3. インテル® Agilex™ LVDS SERDESのトランスミッター
4.4. インテル® Agilex™ LVDS SERDESのレシーバー
4.5. 外部PLLモードのインテルAgilex LVDSインターフェイス
4.6. LVDS SERDES IPの初期化およびリセット
4.7. インテル® Agilex™ LVDS SERDESのソースシンクロナスのタイミングバジェット
4.8. LVDS SERDES IPのタイミング
4.9. LVDS SERDES IPのデザイン例
5.1.1. VREFソースおよび VREF ピン
5.1.2. VCCIO_PIO電圧に基づくI/O規格の実装
5.1.3. OCTキャリブレーション・ブロック要件
5.1.4. 配置要件
5.1.5. 同時スイッチング・ノイズ (SSN)
5.1.6. 特別なピンの要件
5.1.7. 外部メモリー・インターフェイスのピン配置要件
5.1.8. HPS共有I/Oの要件
5.1.9. クロッキング要件
5.1.10. SDM共有I/Oの要件
5.1.11. コンフィグレーション・ピン
5.1.12. 未使用ピン
5.1.13. 電源シーケンス中のGPIO、HPS、およびSDMバンクのI/Oピンのガイドライン
5.1.14. 最大DC電流制限
5.1.15. 1.2 V I/Oインターフェイスの電圧レベルの互換性
5.1.16. I/Oシミュレーション
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4.8.2. FPGAのタイミング解析
LVDS SERDES IPを生成するとき、IPはSERDESハードウェア・クロック設定およびIPタイミング解析用のコアクロックを生成します。
クロック | クロック名 |
---|---|
コアクロック | <pll_instance_name>_*_outclk[*] |
LVDS高速クロック | <pll_instance_name>_*_lvds_clk[*] |
クロック | クロック名 |
---|---|
コアクロック | <lvds_instance_name>_core_ck_name_<channel_num> |
DPA高速クロック | <lvds_instance_name>_dpa_ck_name_<channel_num> |
適切なタイミング解析を確実に実行するために、マルチサイクル制約の代わりに、IPは次の形式で rx_out にクロック設定を作成します。
- 立ち上がりエッジのデータの場合 - <lvds_instance_name>_core_data_out_<channel_num>_<bit>
- 立ち下がりエッジのデータの場合 - <lvds_instance_name>_core_data_out_<channel_num>_<bit>_neg
これらの適切なクロック設定により、Timing AnalyzerはLVDS SERDES–Coreインターフェイス転送のタイミングおよびコア転送内のタイミングを正しく分析できます。