インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイド

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ID 683780
日付 4/13/2020
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要 2. インテル® Agilex™ I/Oの機能および使用 3. インテル® Agilex™ I/O終端 4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー 5. I/OおよびLVDS SERDESのデザイン・ガイドライン 6. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドに関連するドキュメント 7. インテルAgilex汎用I/OおよびLVDS SERDESユーザーガイド・アーカイブ 8. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドの改訂履歴
1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要 x
1.1. インテル® Agilex™ I/Oおよび差動I/Oバッファー 1.2. パッケージ選択およびI/O垂直移行のサポート 1.3. I/Oバンク
1.3. I/Oバンク x
1.3.1. インテル® Agilex™ デバイスのI/Oバッファーおよびレジスター
2. インテル® Agilex™ I/Oの機能および使用 x
2.1. GPIOの機能 2.2. インテル® Agilex™ デバイスのプログラム可能なI/Oエレメント (IOE) 機能 2.3. I/O実装ガイド
2.1. GPIOの機能 x
2.1.1. サポートされているI/O規格 2.1.2. インテル® Agilex™ I/Oバッファーの動作
2.2. インテル® Agilex™ デバイスのプログラム可能なI/Oエレメント (IOE) 機能 x
2.2.1. プログラマブル出力スルー・レート・コントロール 2.2.2. プログラマブルIOE遅延 2.2.3. プログラマブル・オープンドレイン出力 2.2.4. プログラマブル・バス・ホールド 2.2.5. プログラマブル・プルアップ抵抗 2.2.6. プログラマブル・プリエンファシス 2.2.7. プログラマブル・ディエンファシス 2.2.8. プログラマブル差動出力電圧
2.3. I/O実装ガイド x
2.3.1. インテル® Quartus® Prime開発ソフトウェアでのI/O割り当てのコンフィグレーション 2.3.2. I/O実装のためのGPIO Intel FPGA IPの使用
2.3.1. インテル® Quartus® Prime開発ソフトウェアでのI/O割り当てのコンフィグレーション x
2.3.1.1. Assignment Editorを使用したI/O割り当てのコンフィグレーション 2.3.1.2. Pin Plannerを使用したI/O規格のコンフィグレーション
2.3.2. I/O実装のためのGPIO Intel FPGA IPの使用 x
2.3.2.1. リリース情報 2.3.2.2. GPIO Intel FPGA IPクイック・スタート・ガイド 2.3.2.3. GPIO Intel FPGA IPアーキテクチャー 2.3.2.4. リソース使用率およびデザイン・パフォーマンスの検証 2.3.2.5. GPIO Intel FPGA IPのタイミング 2.3.2.6. GPIO Intel FPGA IPのデザイン例
2.3.2.2. GPIO Intel FPGA IPクイック・スタート・ガイド x
2.3.2.2.1. GPIO Intel FPGA IPの生成 (インテルQuartus Primeプロ・エディション) 2.3.2.2.2. GPIO Intel FPGA IPのパラメーター設定 2.3.2.2.3. IPコア生成の出力 (インテルQuartus Primeプロ・エディション) 2.3.2.2.4. GPIO Intel FPGA IPのインターフェイス信号
2.3.2.3. GPIO Intel FPGA IPアーキテクチャー x
2.3.2.3.1. GPIO Intel FPGA IPデータパス 2.3.2.3.2. レジスターパッキング
2.3.2.5. GPIO Intel FPGA IPのタイミング x
2.3.2.5.1. タイミング・コンポーネント 2.3.2.5.2. 遅延エレメント 2.3.2.5.3. フルレートまたはハーフレートDDIOの出力レジスター　 2.3.2.5.4. タイミング解析 2.3.2.5.5. タイミング・クロージャーのガイドライン
2.3.2.6. GPIO Intel FPGA IPのデザイン例 x
2.3.2.6.1. GPIO Intel FPGA IPの合成可能なインテルQuartus Primeのデザイン例 2.3.2.6.2. GPIO Intel FPGA IPシミュレーションのデザイン例
3. インテル® Agilex™ I/O終端 x
3.1. インテル® Agilex™ デバイスにおけるシングルエンドI/O終端 3.2. True Differential Signaling I/O終端
3.1. インテル® Agilex™ デバイスにおけるシングルエンドI/O終端 x
3.1.1. シングルエンドI/O規格のOCT終端 3.1.2. OCTキャリブレーション・ブロック 3.1.3. シングルエンドI/O規格の外部終端処理 3.1.4. シングルエンドI/O終端実装のガイドライン
3.1.1. シングルエンドI/O規格のOCT終端 x
3.1.1.1. RSOCT 3.1.1.2. RT OCT 3.1.1.3. ダイナミックOCT
3.1.4. シングルエンドI/O終端実装のガイドライン x
3.1.4.1. Assignment Editorを使用したOCTのコンフィグレーション 3.1.4.2. I/O終端実装のためのOCT Intel FPGA IPの使用
3.1.4.2. I/O終端実装のためのOCT Intel FPGA IPの使用 x
3.1.4.2.1. リリース情報 3.1.4.2.2. OCT Intel FPGA IPクイック・スタート・ガイド 3.1.4.2.3. OCT Intel FPGA IPのアーキテクチャー 3.1.4.2.4. OCT Intel FPGA IPのデザイン例
3.2. True Differential Signaling I/O終端 x
3.2.1. 外部I/O終端 3.2.2. True Differential Signaling I/O規格のOCT終端
3.2.2. True Differential Signaling I/O規格のOCT終端 x
3.2.2.1. Assignment Editorを使用した差動入力RD OCTのコンフィグレーション 3.2.2.2. 差動入力RD OCTの制限およびガイドライン
4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー x
4.1. インテル® Agilex™ の高速SERDES I/Oの概要 4.2. 高速LVDS I/O実装のためのLVDS SERDES Intel FPGA IPの使用　 4.3. インテル® Agilex™ LVDS SERDESのトランスミッター 4.4. インテル® Agilex™ LVDS SERDESのレシーバー 4.5. 外部PLLモードのインテルAgilex LVDSインターフェイス 4.6. LVDS SERDES IPの初期化およびリセット 4.7. インテル® Agilex™ LVDS SERDESのソースシンクロナスのタイミングバジェット 4.8. LVDS SERDES IPのタイミング 4.9. LVDS SERDES IPのデザイン例
4.1. インテル® Agilex™ の高速SERDES I/Oの概要 x
4.1.1. 高速SERDESのアーキテクチャー 4.1.2. インテル® Agilex™ GPIOバンク、SERDES、およびDPAの位置
4.2. 高速LVDS I/O実装のためのLVDS SERDES Intel FPGA IPの使用　 x
4.2.1. リリース情報 4.2.2. LVDS SERDES Intel FPGA IPクイック・スタート・ガイド
4.2.2. LVDS SERDES Intel FPGA IPクイック・スタート・ガイド x
4.2.2.1. LVDS SERDES Intel FPGA IPの生成 (インテルQuartus Primeプロ・エディション) 4.2.2.2. LVDS SERDES Intel® FPGA IPのパラメーター設定 4.2.2.3. IP生成の出力 (インテルQuartus Primeプロ・エディション) 4.2.2.4. LVDS SERDES IP信号
4.2.2.2. LVDS SERDES Intel® FPGA IPのパラメーター設定 x
4.2.2.2.1. LVDS SERDES IPの一般設定 4.2.2.2.2. LVDS SERDES IPのPLL設定 4.2.2.2.3. LVDS SERDES IPのレシーバー設定 4.2.2.2.4. LVDS SERDES IPのトランスミッター設定 4.2.2.2.5. LVDS SERDES IPのClock Resource Summary
4.3. インテル® Agilex™ LVDS SERDESのトランスミッター x
4.3.1. LVDS SERDESのトランスミッター・ブロック 4.3.2. DDRおよびSDR動作のためのシリアライザーのバイパス 4.3.3. シリアライザー 4.3.4. 差動I/Oのビット位置 4.3.5. 差動トランスミッターのクロッキング
4.3.5. 差動トランスミッターのクロッキング x
4.3.5.1. トランスミッターの出力クロック・パラメーターの設定
4.4. インテル® Agilex™ LVDS SERDESのレシーバー x
4.4.1. LVDS SERDESのレシーバーブロック 4.4.2. LVDS SERDESのレシーバーのクロッキング 4.4.3. LVDS SERDESのレシーバーモード
4.4.1. LVDS SERDESのレシーバーブロック x
4.4.1.1. インテル® Agilex™ デバイスのレシーバーブロック
4.4.1.1. インテル® Agilex™ デバイスのレシーバーブロック x
4.4.1.1.1. DPAブロック 4.4.1.1.2. シンクロナイザー (DPA FIFO) 4.4.1.1.3. データ・リアラインメント・ブロック (ビットスリップ) 4.4.1.1.4. デシリアライザー
4.4.2. LVDS SERDESのレシーバーのクロッキング x
4.4.2.1. レシーバーの入力クロックのパラメーター設定
4.4.3. LVDS SERDESのレシーバーモード x
4.4.3.1. 非DPAモード 4.4.3.2. DPAモード 4.4.3.3. ソフトCDRモード
4.5. 外部PLLモードのインテルAgilex LVDSインターフェイス x
4.5.1. LVDS SERDES IPを備えたIOPLL IP信号のインターフェイス 4.5.2. 外部PLLモードのIOPLLパラメーター値 4.5.3. 外部PLLモードのIOPLL IPおよびLVDS SERDES IPの接続
4.6. LVDS SERDES IPの初期化およびリセット x
4.6.1. 非DPAモードのLVDS SERDES IPの初期化 4.6.2. DPAモードのLVDS SERDES IPの初期化 4.6.3. DPAのリセット 4.6.4. ワード境界のアライメント
4.6.4. ワード境界のアライメント x
4.6.4.1. ワード境界のアライメント
4.7. インテル® Agilex™ LVDS SERDESのソースシンクロナスのタイミングバジェット x
4.7.1. トランスミッターのチャネル間スキュー 4.7.2. レシーバー・スキュー・マージン
4.8. LVDS SERDES IPのタイミング x
4.8.1. I/Oタイミング解析 4.8.2. FPGAのタイミング解析 4.8.3. 外部PLLモードのタイミング解析
4.8.1. I/Oタイミング解析 x
4.8.1.1. RSKMレポートの取得 4.8.1.2. TCCSレポートの取得
4.9. LVDS SERDES IPのデザイン例 x
4.9.1. LVDS SERDES IPの合成可能なインテルQuartus Primeのデザイン例 4.9.2. LVDS SERDES IPシミュレーションのデザイン例 4.9.3. LVDS SERDES IPトランスミッターおよびレシーバーを組み合わせたデザイン例 4.9.4. LVDS SERDES IPのダイナミック位相シフトのデザイン例
5. I/OおよびLVDS SERDESのデザイン・ガイドライン x
5.1. インテル® Agilex™ I/Oのデザイン・ガイドライン 5.2. インテル® Agilex™ LVDS SERDESのデザイン・ガイドライン
5.1. インテル® Agilex™ I/Oのデザイン・ガイドライン x
5.1.1. VREFソースおよび VREF ピン 5.1.2. VCCIO_PIO電圧に基づくI/O規格の実装 5.1.3. OCTキャリブレーション・ブロック要件 5.1.4. 配置要件 5.1.5. 同時スイッチング・ノイズ (SSN) 5.1.6. 特別なピンの要件 5.1.7. 外部メモリー・インターフェイスのピン配置要件 5.1.8. HPS共有I/Oの要件 5.1.9. クロッキング要件 5.1.10. SDM共有I/Oの要件 5.1.11. コンフィグレーション・ピン 5.1.12. 未使用ピン 5.1.13. 電源シーケンス中のGPIO、HPS、およびSDMバンクのI/Oピンのガイドライン 5.1.14. 最大DC電流制限 5.1.15. 1.2 V I/Oインターフェイスの電圧レベルの互換性 5.1.16. I/Oシミュレーション
5.1.16. I/Oシミュレーション x
5.1.16.1. HSPICEモデル 5.1.16.2. Net Length Reports
5.2. インテル® Agilex™ LVDS SERDESのデザイン・ガイドライン x
5.2.1. LVDSでの整数PLLモードのPLLの使用 5.2.2. LVDS SERDESのみをクロックするためのPLLからの高速クロックの使用 5.2.3. 差動チャネルのピン配置 5.2.4. ソフトCDRモードのSERDESピンペア 5.2.5. LVDSトランスミッターおよびレシーバーの同じI/Oバンク内への配置
5.2.5. LVDSトランスミッターおよびレシーバーの同じI/Oバンク内への配置 x
5.2.5.1. 外部PLLの使用
1. インテル® Agilex™ 汎用I/OおよびLVDS SERDESの概要
2. インテル® Agilex™ I/Oの機能および使用
3. インテル® Agilex™ I/O終端
4. インテル® Agilex™ の高速SERDES I/Oアーキテクチャー
5. I/OおよびLVDS SERDESのデザイン・ガイドライン
6. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドに関連するドキュメント
7. インテルAgilex汎用I/OおよびLVDS SERDESユーザーガイド・アーカイブ
8. インテル® Agilex™ 汎用I/OおよびLVDS SERDESユーザーガイドの改訂履歴

4.2.2.4. LVDS SERDES IP信号

表 53.  一般LVDS SERDES IP TXおよびRX信号
信号名 幅 入力/出力 タイプ 説明
inclock 1 入力 クロック PLLのリファレンス・クロック
pll_areset 1 入力 リセット LVDS SERDES IPおよびPLL内のすべてのブロックに対するアクティブHigh非同期リセット。
注: この信号は常にリセットロジックに接続する必要があります。
pll_locked 1 出力 コントロール PLLおよびCPAがロックされるとアサートします。
表 54.   LVDS SERDES IPコアのRX信号次の表では、NはLVDSインターフェイス幅およびシリアルチャネルの数を表し、JはインターフェイスのSERDES係数を表します。
信号名 幅 入力/出力 タイプ 説明

rx_in_p

rx_in_n

N 入力 データ LVDSシリアル入力データ差動ペア
rx_bitslip_reset N 入力 リセット クロックデータ・アライメント回路 (ビットスリップ) への非同期アクティブHighリセット
rx_bitslip_ctrl N 入力 コントロール
  • ビットスリップ回路用の正のエッジでトリガーされるインクリメント
  • アサーションごとに、受信したビットストリームに1ビットのレイテンシーが追加されます。
rx_dpa_hold N 入力 コントロール
  • DPA回路がターゲットチャネル上での新しいクロック位相への切り替えを防ぐための非同期アクティブHigh信号。
    • Highに保持 - 選択されたチャネルは現在の位相設定を保持します。
    • Lowに保持 - 選択されたチャネル上のDPAブロックは、受信データストリームの位相を継続的に監視し、必要に応じて新しいクロック位相を選択します。
  • DPA-FIFOモードでのみ適用可能
rx_dpa_reset N 入力 リセット
  • DPAブロックへの非同期アクティブHighリセット
  • 最小パルス幅は、1パラレルクロック周期
  • DPA-FIFOモードおよびソフトCDRモードでのみ適用可能
rx_fifo_reset N 入力 リセット
  • FIFOブロックへの非同期アクティブHighリセット
  • 最小パルス幅は、1パラレルクロック周期
  • DPA-FIFOモードでのみ適用可能
rx_out N*J 出力 データ レシーバーのパラレルデータ出力。
  • DPA-FIFOモードおよび非DPAモード - rx_coreclock に同期します。
  • ソフトCDRモード - 各チャネルは rx_divfwdclk に同期するパラレルデータを有します。
rx_bitslip_max N 出力 コントロール
  • ビット・スリップ・ロールオーバー信号
  • rx_bitslip_ctrl の次のアサーションがシリアルビットのレイテンシーを 0 にリセットすると、Highになります。
rx_coreclock 1 出力 クロック
  • LVDS SERDES Intel FPGA IPによって提供されるRXインターフェイスのコアクロック
  • 非DPAモードおよびDPA-FIFOモードでのみ適用可能
rx_divfwdclk N 出力 クロック

理想的なDPAフェーズを備えたチャネルごとの分周クロック

  • 特定のチャネル用に回復された低速クロック
  • ソフトCDRモードでのみ適用可能

rx_divfwdclk 信号は、互いにエッジが揃っていない場合があります。各チャネルの理想的なサンプリング位相が異なる場合があるためです。各 rx_divfwdclk は、同じチャネルからのデータでコアロジックを駆動する必要があります。

rx_dpa_locked N 出力 コントロール

DPAブロックが理想的な位相を選択すると、アサートされます。

  • LVDS SERDES IPによって駆動されます。
  • 信号がその特定のチャネルに対して理想的な位相に安定した時に、アサートします。
  • 次のいずれかの条件でディアサートします。
    • DPAが1つの位相を移動する
    • DPAが2つの位相を同じ方向で移動する
  • DPA-FIFOモードおよびソフトCDRモードでのみ適用可能

rx_dpa_hold がアサートされた後、rx_dpa_locked 信号のトグルをすべて無視します。

表 55.   LVDS SERDES IP TX信号次の表では、NはLVDSインターフェイス幅およびシリアルチャネルの数を表し、JはインターフェイスのSERDES係数を表します。
信号名 幅 入力/出力 タイプ 説明
tx_in N*J 入力 データ コアからのパラレルデータ

tx_out_p

tx_out_n

N 出力 データ LVDSシリアル入力データ差動ペア

tx_outclock_p

tx_outclock_n

1 出力 クロック
  • 外部リファレンス・クロック差動ペア (TXデータパスを介してオフチップで送信)
  • tx_out_p および tx_out_n を備えたソースシンクロナス
tx_coreclock 1 出力 クロック

シリアライザーに供給するコアロジックを駆動します。
表 56.   LVDS SERDES IPの外部PLL信号外部PLLモードに必要なPLLクロックの周波数、デューティー・サイクル、および位相シフトを設定する手順については、IP Parameter EditorのClock Resource Summaryタブを参照してください。
信号名 幅 入力/出力 タイプ 説明
ext_lvds_clk[1:0] 2 入力 クロック

LVDS高速クロック

  • シリアルデータ転送に使用
  • すべてのモードで必要

両方のポートをIOPLLインテルFPGA IP lvds_clk[1:0] ポートに接続してください。

このポートをIOPLLインテルFPGA IPからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_loaden[1:0] 2 入力 クロック

LVDSロードイネーブル

  • パラレルロードに使用
  • RXソフトCDRモードでは不要

両方のポートをIOPLLインテルFPGA IP loaden[1:0] ポートに接続してください。

このポートをIOPLL IPからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_coreclock 1 入力 クロック
  • LVDS SERDES Intel FPGA IPへの入力クロック
  • RXソフトCDRモードでは不要
ext_vcoph[7:0] 8 入力 クロック
  • 最適な位相選択のためにVCOクロックをDPA回路に提供
  • すべての機能モードに必要

このポートをIOPLL IPからの信号に接続する方法の詳細については、関連情報を参照してください。

ext_pll_locked 1 入力 データ

PLLロック信号

この信号は、外部PLLがロックされていることを示します。SERDESが初期化の準備ができているかどうかは示しません。
表 57.   LVDS SERDES IPの出力クロック信号次の表では、MはLVDSインターフェイス幅および追加の出力クロック数を表します。外部PLLモードに必要なPLLクロックの周波数、デューティー・サイクル、および位相シフトを設定する手順については、IP Parameter EditorのClock Resource Summaryタブを参照してください。
信号名 幅 入力/出力 タイプ 説明
pll_extra_clock[M:0] M 出力 クロック

これらは、追加の出力クロックポートです。Specify additional output clocksをイネーブルすると、LVDS SERDES IPによってポートが生成されます。

レベル 2 の表題