LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアのタイミング

バージョン14.0.a10以降の インテル® Quartus® Prime開発ソフトウェアを使用して必要なタイミング制約を生成し、 インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスのLVDS SERDES IPコアの適切なタイミング解析を実行します。
表 16.   LVDS SERDES IPコアのタイミング・コンポーネント
タイミング・コンポーネント 説明
ソース・シンクロナス・パス ソース・シンクロナス・パスは、クロックおよびデータ信号が送信デバイスから受信デバイスに送られるパスです。次のような例があります。
  • FPGA/LVDS/TXから外部の受信デバイスへの送信
  • 外部の送信デバイスからFPGA/非DPAモード/LVDS/RXの受信パス
ダイナミック・フェーズ・アライメント・パス DPAブロックは、ソフトCDRモードとDPA-FIFOモードでI/Oのキャプチャー・パスを登録します。DPAブロックは、入力データをラッチするためのPLL VCOクロックからの最適な位相を動的に選択します。
内部FPGAパス

内部FPGAパスは、FPGAファブリック内のパスです。

  • LVDS RXハードウェアからコアのレジスターへのパス
  • コアのレジスターからLVDS TXハードウェアへのパス
  • 他のコアのレジスターからコアのレジスターへのパス

タイミング・アナライザーは、対応するタイミングマージンを報告します。

表 17.   LVDS SERDESのタイミング制約ファイル次の表は、LVDS SERDES IPコアで生成されるタイミングファイルを一覧にしています。これらのファイルを使用することで、LVDS SERDES IPコアのタイミング解析を問題なく実行します。これらのファイルは、<variation_name> ディレクトリーにあります。
ファイル名 説明
<variation_name>_altera_lvds_core20_<quartus_version>_<random_id>.sdc

この.sdcファイルを使用すると、 インテル® Quartus® Primeのフィッターでタイミング重視のコンパイルによってタイミングマージンを最適化することができます。このファイルはまた、タイミング・アナライザーによるデザインのタイミング解析を可能にします。

IPコアは、.sdcを次の操作に使用します。

  • PLL入力でのクロックの作成
  • 生成されるクロックの作成
  • derive_clock_uncertaintyの呼び出し
  • 適切なマルチサイクル制約の作成

このファイルは、IP生成時に生成される.qipにあります。

sdc_util.tcl この.tclファイルは、.sdcで使用する関数と手順のライブラリーです。

セクションの内容
I/Oのタイミング解析
FPGAのタイミング解析
外部PLLモードのタイミング解析
内部FPGAパスのタイミング・クロージャーに関するガイドライン

関連情報
レベル 2 の表題