LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

同じI/Oバンク内のLVDSトランスミッターとレシーバー

LVDSのトランスミッターとレシーバーの両方のインターフェイスを同じI/Oバンクに配置する場合は、LVDS SERDES IPコアを外部PLLで使用することができます。
  • 外部PLLを使用するには、LVDS SERDES IPのパラメーター・エディターで、Use external PLLオプションをオンにします。
  • LVDS SERDES IPの2つのインスタンス (レシーバーおよびトランスミッター) を生成することができます。
  • 各インスタンスでは、次の数までのチャネルを使用することができます。
    • 71個のトランスミッター
    • 23個のDPAまたは非DPAレシーバー
    • 12個のソフトCDRレシーバー
  • 同じPLLをトランスミッターとレシーバーの両方のインスタンスに接続します。
図 22. LVDSとIOPLL IPのインターフェイス (非DPAモード)次の図は、非DPAモードを使用している場合に、外部PLLモードにおいてIOPLL IPとLVDS SERDES IPの間に作成する必要がある接続を示しています。


図 23. LVDSとIOPLL IPのインターフェイス (DPAモード)次の図は、DPAモードを使用している場合に、外部PLLモードにおいてIOPLL IPとLVDS SERDES IPの間に作成する必要がある接続を示しています。 locked出力ポートを反転し、pll_aresetポートに接続します。


図 24. LVDSとIOPLL IPのインターフェイス (ソフトCDRモード)次の図は、ソフトCDRモードを使用している場合に、IOPLL IPと LVDS SERDES IPコアの間に作成する必要がある接続を示しています。 locked出力ポートを反転し、pll_aresetポートに接続します。


レベル 2 の表題