LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス

表 21.   IOPLL IPコアとLVDS SERDES IPコア間の信号のインターフェイス次の表は、IOPLL IPコアの出力ポートとLVDS SERDES IPコアのトランスミッターまたはレシーバーの入力ポートの間の信号インターフェイスを示しています。
IOPLL IPコアから LVDS SERDES IPコアのトランスミッターに対して LVDS SERDES IPコアのレシーバーに対して
lvds_clk[0] (シリアルクロック出力信号)
  • この信号は、PLLのoutclk0を使用してコンフィグレーションします。
  • Access to PLL LVDS_CLK/LOADEN output portの設定には、Enable LVDS_CLK/LOADEN 0またはEnable LVDS_CLK/LOADEN 0 & 1オプションを選択します。ほとんどの場合は、Enable LVDS_CLK/LOADEN 0を選択します。

シリアルクロック出力では、LVDS SERDES IPコアのトランスミッターおよびレシーバーでext_fclkのみを駆動することができます。このクロックでコアロジックを駆動することはできません。

ext_fclk (トランスミッターへのシリアルクロック入力)

ext_fclk (レシーバーへのシリアルクロック入力)

loaden[0] (ロードイネーブル出力)

  • この信号は、PLLのoutclk1を使用してコンフィグレーションします。
  • Access to PLL LVDS_CLK/LOADEN output portの設定には、Enable LVDS_CLK/LOADEN 0またはEnable LVDS_CLK/LOADEN 0 & 1オプションを選択します。ほとんどの場合は、Enable LVDS_CLK/LOADEN 0を選択します。

ext_loaden (トランスミッターへのロードイネーブル)

ext_loaden (デシリアライザーのロードイネーブル)

この信号は、ソフトCDRモードのLVDSレシーバーでは必要ありません。

outclk2 (パラレル出力クロック)

ext_coreclock (パラレル・コア・クロック）

ext_coreclock (パラレル・コア・クロック)

locked

—

pll_areset (非同期PLLリセットポート)

phout[7:0]

  • この信号は、DPAまたはソフトCDRモードのLVDSレシーバーでのみ必要です。
  • この信号のコンフィグレーションには、PLLでSpecify VCO frequencyをオンにし、VCO frequencyの値を指定します。
  • Enable access to PLL DPA output portをオンにします。
—

ext_vcoph

この信号は、DPAまたはソフトCDRモードのLVDSレシーバーでのみ必要です。
関連情報
レベル 2 の表題