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Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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1.9.3. 外部PLLモードのタイミング解析
PLL SettingsタブでUse external PLLパラメーターを有効にしている場合は、IPの生成時にPLLの入力および出力のクロック設定は作成されません。PLLのクロック設定が正しいことを確認する必要があります。
SERDES制約の一部は、PLLのクロックから派生します。したがって、外部PLLのクロック設定は、LVDS SERDES IPコアのクロック設定の前に生成する必要があります。プロジェクトの.qsfで、IOPLL IPコアの.qipの行がLVDS SERDES IPコアの.qipの行の前にあることを確認します。
次の行を.sdcファイルに追加し、PLLクロックがすべて正しく導出されることを保証します。
derive_pll_clocks -create_base_clocks