LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス x
リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアの機能の説明

LVDS SERDES IPコアのそれぞれのチャネルは、単一の差動I/Oのレシーバーまたはトランスミッターとしてコンフィグレーションすることができます。

LVDS SERDES IPコアのそれぞれのチャネルには、SERDES、ビットスリップ・ブロック、すべてのモードに対するDPA回路、高速クロックツリー (LVDSクロックツリー)、およびソフトCDRモードの転送クロック信号が含まれます。そのため、nチャネルのLVDSインターフェイスには、n個のserdes_dpaブロックが含まれます。

I/O PLLはLVDSクロックツリーを駆動し、I/OバンクのLVDS SERDES IPコアのチャネルにクロック信号を提供します。

図 1.  LVDS SERDESのチャネル図


表 3.   LVDS SERDES IPコアのチャネルにおけるパスと機能ユニット次の表は、各LVDS SERDES IPコアのチャネルにおけるパスと7つの機能ユニットを示しています。
パス ブロック モード クロックドメイン
TXデータパス シリアライザー TX LVDS
RXデータパス DPA
  • DPA-FIFO
  • ソフトCDR
 DPA
DPA FIFO DPA-FIFO LVDS-DPAのドメイン・クロッシング
  • ビットスリップ
  • デシリアライザー
  • 非DPA
  • DPA-FIFO
 LVDS
ソフトCDR DPA
クロック生成とマルチプレクサー ローカル・クロック・ジェネレーター ソフトCDR これらのモードでPCLKとload_enableを生成します
SERDESクロック・マルチプレクサー すべて すべてのモードにおいてLVDSクロックソースを選択します

セクションの内容
シリアライザー
DPA FIFO
ビットスリップ
デシリアライザー

関連情報
レベル 2 の表題