LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

ダウンロード PDF
ID 683520
日付 7/13/2021
Public
ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス x
リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアのPLLの設定

表 10.  PLL Settingsタブ
パラメーター 値 説明
Use external PLL ON、OFF

オンにすると、外部PLLを使用します。

  • IPコアは、ローカルPLLをインスタンス化しません。
  • IPコアは、プリフィクス「ext」をもつ一連のクロック接続を作成します。これらのポートを外部で生成されるPLLに接続します。
  • 外部PLLをコンフィグレーションする方法に関しては、パラメーター・エディターのClock Resource Summaryタブを参照してください。

このオプションを使用すると、PLLから利用可能なすべてのクロックにアクセスし、クロックのスイッチオーバー、帯域幅のプリセット、ダイナミック・フェーズ・ステッピング、ダイナミック・リコンフィグレーションなどの高度なPLLの機能を使用することができます。

注: LVDSトランスミッター・インターフェイスとレシーバー・インターフェイスを組み合わせて同じI/Oバンク内に配置する場合は、このオプションをオンにします。
Desired inclock frequency — inclockの周波数をMHzで指定します。
Actual inclock frequency — 必要な周波数に最も近い、インターフェイスに提供できるinclock周波数を表示します。
FPGA/PLL speed grade — FPGA/PLLのスピードグレードを指定します。これにより、PLLの動作範囲が決まります。
Enable pll_areset port ON、OFF オンにすると、pll_aresetポートが公開されます。pll_areset信号を使用し、LVDSインターフェイス全体をリセットすることができます。
Core clock resource type — 内部で生成されるcoreclockをIPコアがエクスポートするクロック・ネットワークを指定します。
注: この機能は、 インテル® Quartus® Prime開発ソフトウェアの今後のバージョンでサポートされる予定です。現在は、QSFの割り当てを使用し、このパラメーターを手動で指定します。
関連情報
レベル 2 の表題