LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 デザイン例の生成と使用 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例

合成可能なデザイン例は、コンパイル可能なプラットフォーム・デザイナー・システムで、 インテル® Quartus® Primeプロジェクトに含めることができます。

デザイン例は、IPコアのパラメーター・エディターでコンフィグレーションしたパラメーターの設定を使用します。

  • トランスミッターまたはレシーバーを備える基本的なLVDS SERDES IPコアシステム
  • 外部PLLに接続しているトランスミッターまたはレシーバーを備えるLVDS SERDES IPコアシステム
図 12. 内部PLLを使用する基本的なLVDS SERDES IPコアシステム


外部PLLを使用するIPコアをコンフィグレーションする場合、生成されるデザイン例は、適切にコンフィグレーションされたIOPLL Intel® FPGA IPに接続されます。

図 13. 外部PLLを使用するLVDS SERDES IPコアシステム次の図では、qsys_interface_bridgeによってIOPLL IPコアとLVDS SERDES IPコア間のプラットフォーム・デザイナー接続を提供しています。簡潔にするため、このブリッジは他の図には示されていません。


PLLのコンフィグレーション方法を示すため、デザイン例ではまた、lvds_external_pll.qsys プラットフォーム・デザイナー・ファイルが提供されます。このファイルには、外部PLLとして機能するようにコンフィグレーションされているIOPLL IPコアのスタンドアロン版が含まれます。lvds_external_pll.qsys (修正済みまたは未修正) を使用し、外部PLLとともにLVDSデザインを構築することができます。

デザイン例の生成と使用

合成可能な インテル® Quartus® Primeデザイン例をソースファイルから生成するには、次のコマンドをデザイン例のディレクトリーで実行します。

quartus_sh -t make_qii_design.tcl -system ed_synth

TCLスクリプトは、ed_synth.qpfプロジェクト・ファイルを含むqiiディレクトリーを作成します。このプロジェクトは、 インテル® Quartus® Prime開発ソフトウェアで開き、コンパイルすることができます。

make_qii_design.tclの引数の詳細については、次のコマンドを実行します。

quartus_sh -t make_qii_design.tcl -help

関連情報
レベル 2 の表題