LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス x
リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴

ドキュメント・バージョン インテル® Quartus® Primeのバージョン IPのバージョン 変更内容
2021.07.13 21.2 20.0.0 非DPAモードでのレシーバーのタイミング解析に関する情報を更新しました。
2021.05.28 21.1 20.0.0
  • RCCSの値を指定するために.sdcファイルに追加するコードを更新しました。
  • RCCS (ps) パラメーターをLVDS SERDES IPに追加しました。
2020.03.29 21.1 20.0.0 LVDS SERDES IPのバージョン番号を更新しました。
2020.09.25 20.2 19.4.0 Use clock-pin driveパラメーターをLVDS SERDES IPコアの一般設定から削除しました。
2020.07.10 20.2 19.4.0
  • I/Oのタイミング解析に関するセクションで、 インテル® Quartus® Primeプロ・エディションの欠落しているRSKMレポートに関するKDBの記事へのリンクを追加しました。
  • LVDS SERDES IPコアと Stratix® V SERDESの比較の項で脚注を更新し、動作周波数の範囲は製品ライン、スピードグレード、SERDES係数によって変わることを明確にしました。
2020.05.06 19.4 19.3.0 Tcl error: ERROR: Argument <clk_object> is a collection with more than one object. Specify a collection with one object. while executing "get_clock_info -period [get_clocks [lindex $fclk_setting_name 0]] のKDBリンクを外部PLLモードのタイミング解析の項で追加しました。
2020.03.10 19.4 19.3.0
  • リリース情報の項を追加しました。
  • すべてのPLLクロックを取得するために.sdcファイルに含めるコマンドとともに外部PLLモードのタイミング解析の項を更新しました。
2019.05.03 19.1 19.1
2019.01.30 18.1 18.1 LVDS IPコアの機能の項で、Usage Modes Summary of the LVDS SERDESの表を更新しました。
2018.12.05 18.1 18.1
  • 外部PLLモードのタイミング解析に関する項を更新し、より明確になるようにしました。
  • シミュレーションのデザイン例に関する項を更新し、合成不可能なシミュレーション・ドライバーに関する注記を追加しました。
  • 「TimeQuestタイミング・アナライザー」の名称を「タイミング・アナライザー」に変更しました。
  • 「SignalTap」の名称を「Signal Tap」に変更しました。
2018.09.06 18.0 18.0
  • ソフトCDRモードのLVDSレシーバーを示す図からext_loaden信号を削除しました。
  • ソフトCDRモードのLVDSレシーバーでは、IOPLL loaden信号をLVDSレシーバーのext_loaden信号に接続する必要がないことを指定しました。
  • 同じI/Oバンク内でのLVDSトランスミッターとレシーバーの使用に関するガイドラインの項で、図の説明を更新し、図では作成する必要がある接続を示していることを明確にしました。
  • 合成可能なデザイン例の項を更新し、より明確になるようにしました。
  • 次のIPコアの名称を変更しました。
    • Intel FPGA LVDS SERDESからLVDS SERDES Intel FPGA IPに変更
    • Intel FPGA IOPLLからIOPLL Intel FPGA IPに変更
  • ドキュメントのタイトルを更新しました。
日付 バージョン 変更内容
2017年11月 2017.11.06
  • 外部PLLモードで出力クロックを生成するパラメーターの値を示す例で誤記を訂正しました。「c0」から「outclk0」に更新しています。
  • Enable tx_coreclock portパラメーター・オプションの説明を追加し、外部PLLモードでのコンフィグレーション方法を説明しています。
  • tx_coreclock信号の説明を更新しました。
  • インテル® Cyclone® 10 GXデバイスのサポートを追加しました。
  • IPコアの名称を「Altera LVDS SERDES」から「LVDS SERDES」に変更しました。
  • インテル® Arria® 10デバイスでは、SERDES係数3に対する最大動作周波数は1.25GHzであることを指定しました。
  • 外部PLLとLVDSレシーバーおよびトランスミッターの接続に関する項の情報を再構成しました。同じI/OバンクのLVDSトランスミッターとレシーバーの組み合わせに外部PLLを使用することについての項に一部の情報を移動しました。
2017年5月 2017.05.08
  • 外部PLLモードでのLVDSインターフェイスに関する項を更新し、LVDS SERDES IPコアのパラメーター・エディターのClock Resource Summaryタブでは、IOPLL IPコアからの必要な信号に関する詳細が提供されることを明記しました。
  • LVDS SERDESのGeneral Settingsタブについて一覧にしている表で、Number of channelsパラメーターの説明を更新し、より明確になるようにしました。また、refclkおよびtx_outclockピンの配置を指定しました。
  • 商標を「インテル」に変更しました。
2016年8月 2016.08.05
  • 外部PLLモードでのLVDSインターフェイスの使用に関する項を更新しました。この更新では、DPAまたはソフトCDRモードにおいてレシーバーチャネルと共有される複数のバンクに広がるトランスミッター・チャネルを使用するデザイン例と接続の図を追加しました。
  • IPコアの初期化とリセットに関するセクションを再構成し、より簡潔に、より明確になるようにしています。
2015年12月 2015.12.14
  • このドキュメントを改訂して再構成することで、より明確になるようにし、容易に参照ができるようにしました。
  • LVDS SERDES内部PLLによって生成される信号名を更新しました。
  • I/Oのタイミング解析の項を削除し、Arria 10コア・ファブリックおよび汎用 I/Oハンドブックの関連項へのリンクを追加しました。
  • データがビットスリップにアライメントされているかを確認する前に待機するコア・クロック・サイクルを5サイクルから4サイクルに更新しました。
  • ロールオーバー後にrx_bitslip_max信号がアサートされるコア・クロック・サイクル数を5サイクルから4サイクルに更新しました。
  • FIFOのリセット後、ビットスリップをリセットする前に2コア・クロック・サイクル待機することを示す内容を削除しました。
  • デザイン例に関するセクションを更新しました。LVDS SERDES IPコアは現在、より多くのデザイン例を提供しています。
  • その他のリファレンスのセクションに、外部PLLを使用してLVDSインターフェイスを作成することについての項を追加しました。
  • レシーバーの設定に関する項でビットスリップのロールオーバー値を更新しました。ビットスリップのロールオーバー値は現在、自動的にデシリアライゼーション係数に設定されます。
  • 複数の項で、 インテル® Arria® 10デバイスのハンドブックとデータシートの関連する項への関連情報リンクを追加しました。
2014年8月 2014.08.18
  • データがビットスリップ回路にアライメントされているかを確認する前に、5コア・クロック・サイクル待機する必要があることを明確にしました。
  • デシリアライザーのrx_out[9:0] 信号をrx_out[7:0] に変更しました。
  • ピンの1つをrefclkで使用する場合、値はTXでは1から71、RXでは1から23になることを明確にしました。この変更は、Number of channelsパラメーターに実装されています。
  • ピンの1つをtx_outclockで使用する場合、TXの値は1から71になることを明確にしました。この変更は、Number of channelsパラメーターに実装されています。
  • 新しいパラメーター (Use backwards-compatible port names) を追加しました。
  • Use external PLLは、14.0a10リリースでサポートされています。Clock Resource Summaryタブは、外部PLLをコンフィグレーションする際のガイドです。
  • Enable pll_locked portおよびEnable rx_dpa_locked portパラメーターを削除しました。
  • 外部PLL信号を追加しました。
  • タイミング情報を追加しました。
2013年11月 2013.11.29 初版
レベル 2 の表題