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Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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内部FPGAパスのタイミング・クロージャーに関するガイドライン
内部FPGAパスでタイミングを収束することは、高周波数でSERDES係数が低いLVDS SERDESのデザインでは困難です。
コアのレジスターからLVDSトランスミッター・ハードウェアでのセットアップ違反がある場合は、TX core registers clockパラメーターを確認します。
- パラメーターがinclockに設定されている場合は、それをtx_coreclockに変更することを検討します。tx_coreclockを使用するコアのレジスターでは、クロックの遅延が小さくなります。tx_coreclockパスのPLL補正遅延により、ソースクロックの遅延は小さく、転送のセットアップ・スラックは大きくなります。
- パラメーターがtx_coreclockに設定されている場合は、データレートを下げる、もしくはSERDES係数を大きくしてコアの周波数要件を下げ、セットアップ・スラックを増やすことを検討します。
LVDSレシーバーからコアのレジスターでのホールド違反がある場合は、転送のセットアップ・スラックを確認することを検討します。十分なセットアップ・スラックがある場合は、転送のホールドを過剰に制約することを試みることができます。通常、フィッターは遅延を加えることでホールド違反の是正を試みます。特定の状況下では、フィッターは、Fastコーナーでのホールド違反回避のための遅延追加がSlowコーナーでのセットアップに悪影響をおよぼす可能性があると計算している場合があります。