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リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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LVDS SERDES IPコアのシミュレーション・デザイン例
シミュレーションのデザイン例では、LVDS SERDES IPコアのパラメーター設定を使用し、合成不可能なシミュレーション・ドライバーに接続されるIPインスタンスを構築します。
デザイン例を使用すると、使用するシミュレーターに応じて、単一のコマンドを使用してシミュレーションを実行することができます。シミュレーションは、LVDS SERDES IPコアの使用方法を表します。
注: 合成不可能なシミュレーション・ドライバーは、トランスミッター・モードまたはレシーバーモードで動作します。ただし、レシーバーモードで機能する場合はいずれも、ドライバーにはビットスリップが必要です。
図 14. LVDS SERDES IPコアのシミュレーション
デザイン例の生成と使用
Verilogシミュレーターに向けてソースファイルからシミュレーションのデザイン例を生成するには、次のコマンドをデザイン例のディレクトリーで実行します。
quartus_sh -t make_sim_design.tcl VERILOGVHDLシミュレーターに向けてソースファイルからシミュレーションのデザイン例を生成するには、次のコマンドをデザイン例のディレクトリーで実行します。
quartus_sh -t make_sim_design.tcl VHDLTCLスクリプトは、サポートされている各シミュレーション・ツールに対して1つずつ、サブディレクトリーを含むsimディレクトリーを作成します。各シミュレーション・ツールのスクリプトは、対応するディレクトリーにあります。