インテルのみ表示可能 — GUID: sam1412833576062
Ixiasoft
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LVDS SERDES IPコアの信号
信号名 | 幅 | 方向 | タイプ | 説明 |
---|---|---|---|---|
inclock | 1 | 入力 | クロック | PLLのリファレンス・クロック |
pll_areset | 1 | 入力 | リセット | LVDS SERDES IPコアのすべてのブロックとPLLに対するアクティブHighの非同期リセット |
pll_locked | 1 | 出力 | コントロール | 内部PLLがロックするとアサートします |
信号名 | 幅 | 方向 | タイプ | 説明 |
---|---|---|---|---|
rx_in | N | 入力 | データ | LVDSシリアル入力データ |
rx_bitslip_reset | N | 入力 | リセット | クロックとデータのアライメント回路 (ビットスリップ) に対する非同期アクティブHighリセット |
rx_bitslip_ctrl | N | 入力 | コントロール |
|
rx_dpa_hold | N | 入力 | コントロール |
|
rx_dpa_reset | N | 入力 | リセット |
|
rx_fifo_reset | N | 入力 | リセット |
|
rx_out | N*J | 出力 | データ | レシーバーのパラレルデータ出力
|
rx_bitslip_max | N | 出力 | コントロール |
|
rx_coreclock | 1 | 出力 | クロック |
|
rx_divfwdclk | N | 出力 | クロック | 理想的なDPA位相をもつチャネルごとの分周クロック
各チャネルの理想的なサンプリング位相は異なる場合があるため、rx_divfwdclk信号は相互にエッジ・アライメントではないことがあります。各rx_divfwdclkでは、同じチャネルからのデータでコアロジックを駆動する必要があります。 |
rx_dpa_locked | N | 出力 | コントロール | DPAブロックが理想的な位相を選択するとアサートされます。
rx_dpa_holdのアサート後は、rx_dpa_locked信号のトグルはすべて無視します。 |
信号名 | 幅 | 方向 | タイプ | 説明 |
---|---|---|---|---|
tx_in | N*J | 入力 | データ | コアからのパラレルデータ |
tx_out | N | 出力 | データ | LVDSシリアル出力データ |
tx_outclock | 1 | 出力 | クロック |
|
tx_coreclock | 1 | 出力 | クロック |
|
信号名 | 幅 | 方向 | タイプ | 説明 |
---|---|---|---|---|
ext_fclk | 1 | 入力 | クロック | LVDS高速クロック
このポートをIOPLL Intel® FPGA IPからの信号に接続する方法の詳細については、関連情報を参照してください。 |
ext_loaden | 1 | 入力 | クロック | LVDSロードイネーブル
このポートをIOPLL IPコアからの信号に接続する方法の詳細については、関連情報を参照してください。 |
ext_coreclock | 1 | 入力 | クロック |
|
ext_vcoph[7:0] | 8 | 入力 | クロック |
このポートをIOPLL IPコアからの信号に接続する方法の詳細については、関連情報を参照してください。 |
ext_pll_locked | 1 | 入力 | データ | PLLロック信号 RX DPA-FIFOおよびRXソフトCDRモードでのみ必要です。
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ext_tx_outclock_fclk | 1 | 入力 | クロック | 高速クロックの位相シフトバージョン 180°の倍数ではないTX outclockの位相シフトに必要です。 |
ext_tx_outclock_ loaden | 1 | 入力 | クロック | load_enableの位相シフトバージョン 180°の倍数ではないTX outclockの位相シフトに必要です。 |