LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定 tx_outに対してエッジ・アライメントされるtx_outclock tx_outに対して中央でアライメントされるtx_outclock
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

トランスミッターの出力クロックのパラメーター設定

次のパラメーターを使用し、tx_outデータに対するtx_outclockの関係を指定することができます。

  • Desired tx_outclock phase shift (degrees)
  • Tx_outclock division factor

パラメーターは、シリアル・データ・レートで動作するfast_clockに基づき、tx_outclockの位相と周波数を設定します。tx_outデータに対するtx_outclockの必要な位相シフトは、fast_clockの45°のインクリメントで指定することができます。tx_outclockの周波数は、ドロップダウン・リストから選択可能な分周係数を使用して設定することができます。

tx_outに対してエッジ・アライメントされるtx_outclock

tx_outのシリアルデータのMSBにtx_outclockの立ち上がりエッジをアライメントするには、0°の位相シフトを指定します。

図 7. 0°でエッジ・アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数8を使用)


tx_outに対して中央でアライメントされるtx_outclock

tx_outclockとtx_outのシリアルデータのMSBにおける中央アライメントの関係を指定するには、180°の位相シフトを指定します。

図 8. 180°で中央アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数8を使用)


  • 0°から 315°の位相シフトの値により、tx_outclockの立ち上がりエッジをtx_outデータのMSB内に配置します。
  • 360°から始まる位相シフトの値では、tx_outclockの立ち上がりエッジはMSBの後のシリアルビットに配置されます。例えば、540°の位相シフトの場合、立ち上がりエッジはMSBの後のビットの中央に配置されます。
図 9. 540°で中央アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数8を使用)


Tx_outclock division factorのドロップダウン・リストを使用し、tx_outclockの周波数を設定します。

図 10. 180°で中央アライメントされるtx_outclockのx8シリアライザーの波形 (分周係数2を使用)次の図は、x8のシリアライゼーション係数で180°の位相シフトとtx_outclockの分周係数2を使用する場合を示しています (DDRクロックとデータの関係)。


関連情報
レベル 2 の表題