LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 デザイン例の生成と使用 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例

トランスミッターとレシーバーを組み合わせるデザイン例では、LVDS SERDES IPコアのパラメーター設定を使用し、相補的なトランスミッターまたはレシーバーのインターフェイスを追加します。インターフェイスはどちらも、同じ外部PLLに接続されます。デザイン例を使用し、トランスミッターおよびレシーバーのインターフェイスの接続方法を確認することができます。

LVDS SERDES IPコアのコンフィグレーションでトランスミッターを実装している場合、デザイン例ではDPA-FIFOレシーバーが追加されます。LVDS SERDES IPコアのコンフィグレーションでレシーバー・インターフェイスのいずれかを実装している場合は、デザイン例ではトランスミッターが追加されます。

図 15.  LVDS SERDESのトランスミッターとレシーバーの組み合わせ


デザイン例の生成と使用

トランスミッターとレシーバーを組み合わせたデザイン例をソースファイルから生成するには、次のコマンドをデザイン例のディレクトリーで実行します。

quartus_sh -t make_qii_design.tcl -system ed_synth_tx_rx

TCLスクリプトは、ed_synth_tx_rx.qpfプロジェクト・ファイルを含むqii_ed_synth_tx_rxディレクトリーを作成します。このプロジェクトは、 インテル® Quartus® Prime開発ソフトウェアで開き、コンパイルすることができます。

make_qii_design.tclの引数の詳細については、次のコマンドを実行します。

quartus_sh -t make_qii_design.tcl -help
レベル 2 の表題