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Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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シリアライザー
シリアライザーは、2セットのレジスターで構成されます。
最初のレジスターセットでは、LVDS高速クロックを使用してコアからパラレルデータをキャプチャーします。load_enableクロックがLVDS高速クロックとともに提供され、これらのキャプチャー・レジスターを各coreclock周期で1回イネーブルします。
データはキャプチャーされると、シフトレジスターにロードされます。そこでは、高速クロックのサイクルあたり1ビットでLSBをMSBに向かってシフトします。シフトレジスターのMSBは、LVDS出力バッファーに供給されます。そのため、出力ビットストリームでは、上位ビットが下位ビットに先行します。
図 2. LVDS x8シリアライザーの波形次の図は、シリアライゼーション係数8に固有の波形を表しています。
信号 | 説明 |
---|---|
tx_in[7:0] | シリアル化されるデータ (サポートされるシリアライゼーション係数は3から10です) |
fast_clock | トランスミッターのクロック |
load_enable | シリアル化のイネーブル信号 |
lvdsout | LVDS SERDES IPコアのチャネルからのLVDS出力データストリーム |