LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

ダウンロード PDF
ID 683520
日付 7/13/2021
Public
ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス x
リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定 rx_inに対してエッジでアライメントされるinclock rx_inに対して中央でアライメントされるinclock
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

レシーバーの入力クロックのパラメーター設定

非DPAモードでSERDESレシーバーを使用してソースシンクロナスのデータをサンプリングするには、inclockとrx_inデータ間の位相関係を指定する必要があります。

inclockとrx_inの位相関係の値は、Desired receiver inclock phase shift (degrees) パラメーター設定で指定することができます。値は、45で均等に割れる値にする必要があります。値が45で割れない場合は、実際の位相シフトがActual receiver inclock phase shift (degrees) パラメーター設定に表示されます。

rx_inに対してエッジでアライメントされるinclock

rx_inデータにinclockの立ち上がりエッジをアライメントするには、0°を必要なレシーバーのクロック位相シフトとして指定します。0°の位相シフトを指定すると、PLLをfast_clockの必要な位相シフトで設定し、それをSERDESレシーバーで中央に配置します。

図 4. 0°でエッジ・アライメントされるinclockのx8デシリアライザーの波形 (シングル・レート・クロックを使用)


指定する位相シフトは、シリアル・データ・レートで動作するfast_clockを基準にします。0°から360°の位相シフト値を使用し、単一のビット周期内におけるinclockの立ち上がりエッジを指定します。360°より大きい位相シフト値を指定すると、パラレルデータ内のMSBの位置が変わります。

次の計算式により、最大の位相シフト値を決定します: (inclock周期あたりのfast_clock周期の数 x 360) - 1

注: デフォルトでは、シリアルデータのMSBはパラレルデータのMSBではありません。ビットスリップを使用し、パラレルデータでの適切なワード境界を設定することができます。

rx_inに対して中央でアライメントされるinclock

inclockとrx_inの中央アライメントの関係を指定するには、180°の位相シフトを指定します。

図 5. 180°で中央アライメントされるinclockのx8デシリアライザーの波形 (シングル・レート・クロックを使用)


inclockとrx_in間に指定する位相シフトの関係は、inclockの周波数とは無関係です。

中央でアライメントされるDDRのinclockとrx_inの関係を指定するには、180°の位相シフトを指定します。

図 6. 180°で中央アライメントされるinclockのx8デシリアライザーの波形 (DDRクロックを使用)


関連情報
レベル 2 の表題