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Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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デシリアライザー
デシリアライザーは、シフトレジスターで構成されます。デシリアライゼーション係数は、シフトレジスターの深さを決定します。デシリアライザーは、デシリアライゼーション係数に基づき、1ビットのシリアル・データ・ストリームをパラレル・データ・ストリームに変換します。
load_enableはパルス信号で、周波数は高速クロックをデシリアライゼーション係数で割った値に相当します。
図 3. LVDS x8デシリアライザーの波形
信号 | 説明 |
---|---|
rx_in | LVDS SERDES IPコアのチャネルへのLVDS入力データストリーム |
fast_clock | レシーバーのクロック |
load_enable | デシリアライズのイネーブル信号 |
rx_out[7:0] | デシリアライズされたデータ |