インテルのみ表示可能 — GUID: sam1412833558707
Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
インテルのみ表示可能 — GUID: sam1412833558707
Ixiasoft
ビットスリップ
ビットスリップ回路を使用し、1高速クロックサイクルの増分でレイテンシーを挿入し、データのワード・アライメントを行います。
データは、rx_bitslip_ctrl信号のパルスごとに1ビットがスリップされます。未定義のデータをクリアするには少なくとも2コア・クロック・サイクルかかるため、少なくとも4コア・クロック・サイクル間待機してからデータがアライメントされているかを確認します。
ビットスリップ・カウンターのロールオーバーに十分なビットスリップ信号が送信されると、4コア・クロック・サイクル後にrx_bitslip_maxステータス信号がアサートされ、ビットスリップ・カウンターのロールオーバー・ポイントが最大カウンター値に達していることを示します。