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リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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DPAモードでのLVDS SERDES IPコアの初期化
DPA回路は着信データをサンプリングし、レシーバーでデータをキャプチャーするのに最適なPLLからの位相タップをチャネルごとに決定します。PLLが安定しているクロックソースにロックされていない場合は、DPA回路は理想的ではない位相タップに万全ではない状態でロックする可能性があります。
PLLロックが安定する前は、rx_dpa_reset信号を使用してDPAをリセット状態に保ちます。DPAで最適な位相タップが決定すると、rx_dpa_locked信号がアサートされます。LVDS SERDES IPコアは、最初のDPAロックでrx_dpa_lockedポートをアサートします。Enable DPA loss of lock on one changeオプションをオンにしている場合、フェーズが1つ変化すると、rx_dpa_lockedポートがデアサートされます。このオプションをオフにしている場合は、同じ方向にフェーズが2つ変化すると、rx_dpa_locked信号がデアサートされます。
インテルでは、次の手順に従いDPAモードでLVDS SERDES IPコアを初期化およびリセットすることを推奨しています。
- ユーザーモードに入る際は、pll_aresetおよびrx_dpa_reset信号をアサートします。pll_areset信号は、少なくとも10nsアサートした状態で維持します。
また、ユーザーモードの動作でこのステップを実行し、いつでもインターフェイスをリセットすることができます。
- 少なくとも10nsが経過したら、pll_areset信号をデアサートし、pll_lockedポートを監視します。
- pll_lockedポートがアサートされて安定したら、rx_dpa_resetポートをデアサートします。
- DPAのトレーニング・パターンを適用し、DPA回路がロックするようにします。
トレーニング・パターンを利用できない場合、DPAをロックするには遷移のあるデータが必要です。DPAのロック時間の仕様に関しては、関連情報を参照してください。
- rx_dpa_locked信号のアサート後は、rx_fifo_reset信号を少なくとも1パラレル・クロック・サイクルにわたりアサートします。
- データの受信を開始するには、rx_fifo_reset信号をデアサートします。
通常の動作時に、DPAが位相タップをシフトしてリファレンス・クロック・ソースとデータ間の変化を追跡するたびに、クロックドメイン間のデータ転送のタイミングマージンが縮小します。
注: データの正確性を保証するため、インテルでは、データチェッカーを使用することを推奨しています。
初期化後は、ワード境界をアライメント (ビットスリップ) することができます。