LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

ダウンロード PDF
ID 683520
日付 7/13/2021
Public
ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス x
リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアの機能モード

LVDS SERDES IPコアは、トランスミッター・モードまたはレシーバーモードで機能することができます。
注: RXチャネルはすべて1つのI/Oバンクに配置します。各I/Oバンクは最大 24チャネルをサポートします。
表 2.   LVDS SERDES IPコアの機能モードこの表の機能モードはすべて、3から10のSERDES係数をサポートします。
機能モード 説明

トランスミッター

(TX)

トランスミッター・モードでは、SERDESブロックはシリアライザーとして機能します。

PLLは次の信号を生成します。

  • fast_clock
  • load_enable

非DPAレシーバー

(RX Non-DPA)

RX non-DPAモードでは、SERDESブロックはDPAおよびDPA-FIFOをバイパスするデシリアライザーとして機能します。

PLLはfast_clock信号を生成します。着信データはfast_clock信号を使用してビットスリップでキャプチャーされるため、クロックとデータ間の正しいアライメントを保証する必要があります。

DPA-FIFOレシーバー

(RX DPA-FIFO)

RX DPA-FIFOモードでは、SERDESブロックはDPAブロックを使用するデシリアライザーとして機能します。

DPAブロックは、8つのDPAクロックのセットを使用して、データのサンプリングに最適な位相を選択します。これらのDPAクロックはfast_clock周波数で動作し、各クロックは45°離れて位相シフトされています。循環バッファーであるDPA-FIFOは、選択されているDPAクロックで着信データをサンプリングし、データをLVDSクロックドメインに転送します。次に、ビットスリップ回路がデータをサンプリングし、レイテンシーを挿入してデータを再アライメントすることで、デシリアライズされたデータで必要なワード境界にデータが一致するようにします。

ソフトCDRレシーバー

(RX Soft-CDR)

RXソフトCDRモードでは、IPコアは最適なDPAクロック (DPACLK) をfast_clock信号としてLVDSクロックドメインに転送します。IPコアは、ローカル・クロック・ジェネレーターで生成されたrx_divfwdclkをPCLKネットワークを介してコアに転送します。

RXインターフェイスは1つのI/Oバンクに配置する必要があり、各バンクには12個のPCLKリソースしかないため、利用できるソフトCDRチャネルは12個のみになります。

各バンクのソフトCDRチャネルをサポートできるピンペアを特定するには、デバイスのピンアウトファイルを参照してください。デバイスのピンアウトファイルでは、「Dedicated Tx/Rx Channel」列に利用可能なLVDSのピンペアがLVDS<bank number>_<pin pair> <p or n> の形式でリストされています。 <pin pair> の値が偶数の場合、そのピンペアはソフトCDRモードをサポートします。

関連情報
レベル 2 の表題