インテルのみ表示可能 — GUID: sam1412833566107
Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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LVDS SERDES IPコアの初期化とリセット
デバイスの初期化時は、PLLがリファレンス・クロックにロックしている間はリファレンス・クロックを安定している状態にし、PLL出力クロックの位相シフトが損なわれるのを防ぐ必要があります。PLL出力クロックの位相シフトが正しくない場合は、高速LVDSと低速パラレルドメイン間のデータ転送が失敗し、データが破損する可能性があります。
IPコアをDPAモードまたは非DPAモードで初期化後、ビットスリップ制御信号を使用し、ワード境界のアライメントを実行することができます。