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リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
図 18. 外部PLLモードにおける非DPA LVDSレシーバーとIOPLL IPコアのインターフェイス
図 19. 外部PLLモードにおけるDPA LVDSレシーバーとIOPLL IPコアのインターフェイス locked出力ポートを反転し、pll_aresetポートに接続します。
図 20. 外部PLL モードにおけるソフトCDRのLVDSレシーバーとIOPLL IPコアのインターフェイス locked出力ポートを反転し、pll_aresetポートに接続します。
図 21. 外部PLLモードにおけるLVDSトランスミッターとIOPLL IPコアのインターフェイスI/O PLLのlvds_clk[1] ポートとloaden[1] ポートをLVDSトランスミッターのext_fclkポートとext_loadenポートに接続します。
ext_coreclockポートは、外部PLLモードのLVDS SERDES IPコアで自動的に有効になります。このポートが上の一連の図に示されているように接続されていない場合、 インテル® Quartus® Primeのコンパイラーはエラーメッセージを出力します。