LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

ダウンロード PDF
ID 683520
日付 7/13/2021
Public
ドキュメント目次
ドキュメント目次 x
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス x
リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

外部PLLモードでのLVDSのインターフェイス

LVDS SERDES IPコアのパラメーター・エディターは、Use External PLLオプションでLVDSインターフェイスを実装するオプションを提供します。このオプションを有効にすると、PLLの設定を制御することができます。例えば、動的にPLLをリコンフィグレーションすることで、さまざまなデータレート、ダイナミック・フェーズ・シフト、およびその他の設定をサポートします。

LVDS SERDES IPコアのトランスミッターおよびレシーバーでUse External PLLオプションを有効にする場合は、IOPLL Intel® FPGA IPからの次の信号が必要です。

  • LVDS SERDES IPコアのトランスミッターおよびレシーバーのSERDESへのシリアルクロック (高速クロック) 入力
  • LVDS SERDES IPコアのトランスミッターおよびレシーバーのSERDESへのロードイネーブル
  • トランスミッターのFPGAファブリック・ロジックへのクロックの提供に使用されるパラレルクロック (コアクロック) とレシーバーに使用されるパラレルクロック
  • LVDS SERDES IPコアのレシーバーの非同期PLLリセットポート
  • DPAおよびソフトCDRモードのLVDS SERDES IPコアのレシーバーに向けたPLL VCO信号

LVDS SERDES IPコアのパラメーター・エディターのClock Resource Summaryタブでは、上記リストの信号の詳細が提供されます。

IOPLL IPコアをインスタンス化することで、さまざまなクロックとロードイネーブル信号を生成します。IOPLL IPコアのパラメーター・エディターで、次の設定をコンフィグレーションする必要があります。

  • SettingsタブのLVDS External PLLオプション
  • PLLタブのOutput Clocksオプション
  • PLLタブのCompensation Modeオプション
表 20.   IOPLL IPコアを生成する際の補正モードの設定 IOPLL IPコアを生成する際は、次の表のPLL設定を対応するLVDS機能モードに使用します。
LVDSの機能モード IOPLL IPコアの設定
TX、RX DPA、RX Soft-CDR ダイレクトモード
RX non-DPA LVDS補正モード

セクションの内容
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス
外部 PLL モードのIOPLLパラメーター値
外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続

関連情報
レベル 2 の表題