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Ixiasoft
リリース情報
LVDS SERDES IPコアの機能
LVDS SERDES IPコアの機能モード
LVDS SERDES IPコアの機能の説明
LVDS SERDES IPコアの初期化とリセット
LVDS SERDES IPコアの信号
LVDS SERDES IPコアのパラメーター設定
LVDS SERDES IPコアの一般設定
LVDS SERDES IPコアのタイミング
LVDS SERDES IPコアのデザイン例
LVDS SERDES IPコアのその他のリファレンス
LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
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DPAのリセット
データの破損が発生した場合は、DPA回路をリセットします。
- rx_dpa_reset信号をアサートし、DPAブロック全体をリセットします。DPAブロック全体のリセット後は、データをキャプチャーする前にDPAを再トレーニングする必要があります。
また、データの破損は、DPA回路をリセットすることなく、同期FIFOのみをリセットすることで修正することができます。これは、DPAを再トレーニングすることなくシステムの動作を継続できることを意味します。同期FIFOのみをリセットするには、rx_fifo_reset信号をアサートします。
- rx_dpa_lockedがアサートされると、LVDS SERDES IPコアでデータをキャプチャーすることが可能になります。DPAは、各ビットをキャプチャーするのに最適なサンプル位置を特定します。
インテルでは、rx_dpa_lockedがアサートされた後にrx_fifo_reset信号をトグルすることを推奨しています。rx_fifo_resetをトグルすることにより、DPAと高速LVDSクロックドメイン間でデータを転送するのに最適なタイミングで同期FIFOが設定されます。
- カスタムロジックを使用してチャネルごとにrx_bitslip_ctrl信号を制御し、ワード境界を設定します。
ビットスリップ回路は、PLLまたはDPA回路の動作に関係なく、いつでもリセットすることができます。ビットスリップ回路をリセットするには、rx_bitslip_reset信号を使用します。