LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアのレシーバーの設定

表 11.  Receiver Settingsタブ — ビットスリップの設定
パラメーター 値 説明
Enable bitslip mode ON、OFF

オンにすると、レシーバーのデータパスにビット・スリップ・ブロックが追加され、rx_bitslip_ctrlポートが公開されます (チャネルごとに1つの入力)。

rx_bitslip_ctrl信号がアサートされるたびに、指定されているチャネルのデータパスに1ビットのシリアル・レイテンシーが追加されます。

Enable rx_bitslip_reset port ON、OFF オンにすると、rx_bitslip_resetポートが公開されます (チャネルごとに1つの入力)。これを使用し、ビットスリップをリセットすることができます。
Enable rx_bitslip_max port ON、OFF

オンにすると、rx_bitslip_maxポートが公開されます (チャネルごとに1つの出力)。

アサートされると、rx_bitslip_ctrlの次の立ち上がりエッジでビットスリップのレイテンシーが0にリセットされます。

Bitslip rollover value デシリアライゼーション係数

ビットスリップで挿入できる最大レイテンシーを指定します。

ビットスリップは、指定されている値に達するとロールオーバーします。また、rx_bitslip_max信号がアサートされます。

ロールオーバー値は、デシリアライゼーション係数に自動的に設定されます。
表 12.  Receiver Settings タブ — DPAの設定
パラメーター 値 説明
Enable rx_dpa_reset port ON、OFF

オンにすると、rx_dpa_resetポートが公開されます。これを使用し、各チャネルのDPAロジックを独立してリセットすることができます。

(旧rx_reset)

Enable rx_fifo_reset port ON、OFF オンにすることで、ロジックを使用してrx_fifo_resetポートを駆動し、DPA-FIFOブロックをリセットします。
Enable rx_dpa_hold port ON、OFF

オンにすると、rx_dpa_hold入力ポートが公開されます (チャネルごとに1つの入力)。

Highに設定すると、対応するチャネルのDPAロジックはサンプリングの位相を切り替えません。

(旧rx_dpll_hold)

Enable DPA loss of lock on one change ON、OFF
  • ON - DPAが位相選択を最初のロック位置から変更すると、IPコアはrx_dpa_locked信号をLowに駆動します。DPAが位相選択を最初のロック位置に戻すと、IPコアはrx_dpa_locked信号をHighに駆動します。
  • OFF - DPAが位相を最初のロック位置から同じ方向に2つ動かすと、IPコアはrx_dpa_locked信号をLowに駆動します。DPAが位相選択を変更して最初のロック位置と同じ位相、もしくは1つの位相内にすると、IPコアはrx_dpa_locked信号をHighに駆動します。

rx_dpa_lockedのデアサートは、データが無効であることを示すものではありません。これは、DPAが位相タップを変更し、inclockとrx_inデータ間の変化を追跡していることを示します。

インテルでは、データチェッカーを使用し、データの正確性を検証することを推奨しています。

Enable DPA alignment only to rising edges of data ON、OFF
  • ON — DPAロジックは、着信シリアルデータの立ち上がりエッジのみをカウントします。
  • OFF — DPAロジックは、立ち上がりエッジと立ち下がりエッジをカウントします。
注: インテルでは、このポートを高ジッターシステムでのみ使用し、一般的なアプリケーションではオフにすることを推奨しています。
(Simulation only) Specify PPM drift on the recovered clock(s) — LVDS SERDES IPコアのシミュレーション・モデルで復元されたrx_divfwdclksに追加する必要がある位相ドリフトの量を指定します。
注: この機能は、 インテル® Quartus® Prime開発ソフトウェアの今後のバージョンでサポートされる予定です。
表 13.  Receiver Settingsタブ — 非DPAの設定
パラメーター 値 説明
Desired receiver inclock phase shift (degrees) — 着信シリアルデータの遷移に対するinclockの理想的な位相遅延をLVDS高速クロックの角度で指定します。例えば、180°を指定する場合は、inclockが着信データに対して中央でアライメントされることを意味します。
Actual receiver inclock phase shift (degrees)

fast_clockとinclockの周波数によって異なります。関連情報を参照してください。

必要なレシーバーのinclock位相シフトに最も近い達成可能なレシーバーのinclock位相シフトを指定します。
RCCS (ps) —

RSSC値をピコ秒単位で指定します。

インテル® Quartus® Prime開発ソフトウェアでプロジェクトの.sdcファイルを読み出す順序によっては、この値は.sdcファイルで指定したRCCS値を上書きすることがあります。

不確実な結果を回避するため、インテルでは、RCCS値を1つの位置でのみ指定することを推奨しています。


セクションの内容
レシーバーの入力クロックのパラメーター設定

関連情報
レベル 2 の表題