LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例 デザイン例の生成と使用
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
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LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例

ダイナミック・フェーズ・シフトのデザイン例は、柔軟に使用できるTCLスクリプト・インターフェイスを介して、LVDSデザインにおけるPLLクロックシフトのライブ・コントロールを提供します。

この例は、LVDS固有のアプリケーションで使用することができます。例えば、非DPAレシーバーのキャプチャーのデバッグでは、キャプチャー・クロックを繰り返しシフトし、動作における最適な位相シフトを特定することができます。

また、このデザイン例をIn-System Sources and Probesの機能を使用する汎用例としてSignal Tapとともに使用し、TCLのスクリプティングを介してハードウェアとインターフェイス接続することができます。この方法では、物理的な存在がない場合でも、手動スイッチを使用してボードをテストすることができます。

ダイナミック・フェーズ・シフトのデザイン例では、LVDS SERDES IPコアのパラメーター設定を使用し、IPコアを外部PLLに接続します。PLLには公開されるダイナミック・フェーズ・シフト・インターフェイスがあり、In-System Sources and Probesに接続します。この接続により、In-System Sources and Probesエディターまたは提供されるTCLスクリプトをSignal Tapとともに使用し、PLLを制御することができます。

デザイン例のLVDS SERDES IPコアの一部もまた、In-System Sources and Probesに接続されます。提供されているTCLスクリプトは、選択されているPLLクロックをシフトする方法例を示しています。また、いくつかのユーティリティー機能を提供しています。このスクリプト例は、必要なテスト機能を実行するための開始点として使用することができます。

図 16.  LVDS SERDES IPコアのダイナミック・フェーズ・シフト


デザイン例の生成と使用

ダイナミック・フェーズ・シフトを組み合わせたデザイン例をソースファイルから生成するには、次のコマンドをデザイン例のディレクトリーで実行します。

quartus_sh -t make_qii_design.tcl -system ed_synth_dps

TCLスクリプトは、ed_synth_dps.qpfプロジェクト・ファイルを含むqii_ed_synth_dpsディレクトリーを作成します。このプロジェクトは、 インテル® Quartus® Prime開発ソフトウェアで開き、コンパイルすることができます。

提供されているTCLスクリプトを使用してIn-System Sources and Probesを制御するには、次のコマンドを実行します。

quartus_stp -t dps_issp.tcl qii_ed_synth_dps/ed_synth_dps
注: 制御を機能させるには、FPGAを最初にプログラミングする必要があります。

make_qii_design.tclの引数の詳細については、次のコマンドを実行します。

quartus_sh -t make_qii_design.tcl -help
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