LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 ソフトCDRおよびDPA-FIFOモードにおけるレシーバーのタイミング解析 非DPAモードにおけるレシーバーのタイミング解析 トランスミッターのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
ソフトCDRおよびDPA-FIFOモードにおけるレシーバーのタイミング解析 非DPAモードにおけるレシーバーのタイミング解析 トランスミッターのタイミング解析 RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

I/Oのタイミング解析

LVDSのI/O規格により、データの高速伝送が可能になるため、システム全体のパフォーマンスが向上します。高速システムの性能を活用するには、高速信号のタイミングを解析する必要があります。差動ブロックのタイミング解析は、従来の同期タイミングの解析手法とは異なります。

ソフトCDRおよびDPA-FIFOモードにおけるレシーバーのタイミング解析

ソフトCDRおよびDPA-FIFOモードでは、DPAハードウェアは受信するデータを動的にキャプチャーします。これらのモードでは、タイミング・アナライザーは静的なI/Oのタイミング解析を実行しません。

非DPAモードにおけるレシーバーのタイミング解析

非DPAモードでは、RSKM、TCCS、およびサンプリング・ウィンドウ (SW) の仕様をレシーバーのデータパスの高速ソースシンクロナス差動信号に使用します。ボードのチャネル間スキューがある場合は、TCCSではなくレシーバーのチャネル間スキュー (RCCS) の合計を考慮します。

タイミング・アナライザーで正確なRSKMの結果を得るには、次のコード行を.sdcに追加し、RCCS値を指定します。 
set ::RCCS($<lvds_instance_name>) <RCCS value in nanoseconds>

例: set ::RCCS($my_lvds_instance) 0.0.

もしくは、RCCS (ps) ボックスでRCCS値を指定することもできます。これは、LVDS SERDESのパラメーター・エディターのReceiver Settingsタブの、Non-DPA Settingsセクションにあります。パラメーター・エディターで指定するRCCS値は、.sdcファイルのRCCS値を上書きします。

トランスミッターのタイミング解析

LVDSトランスミッターの場合、タイミング・アナライザーは、トランスミッターのチャネル間スキュー (TCCS) の値を インテル® Quartus® PrimeコンパイルレポートのTCCSレポート (report_TCCS) で提供します。このレポートは、シリアル出力ポートのTCCSの値を示します。TCCSの値は、デバイスのデータシートからも取得することができます。

TCCSは、データおよびTX出力クロックのチャネル全体で観察される最大スキューです。つまり、最も早いデータの出力遷移と最も遅いデータの出力遷移の差で、TCOのばらつきやクロックスキューが含まれます。


セクションの内容
RSKMレポートの取得
TCCSレポートの取得

関連情報
レベル 2 の表題