LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

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ID 683520
日付 7/13/2021
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ドキュメント目次
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LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス
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リリース情報 LVDS SERDES IPコアの機能 LVDS SERDES IPコアの機能モード LVDS SERDES IPコアの機能の説明 LVDS SERDES IPコアの初期化とリセット LVDS SERDES IPコアの信号 LVDS SERDES IPコアのパラメーター設定 LVDS SERDES IPコアの一般設定 LVDS SERDES IPコアのタイミング LVDS SERDES IPコアのデザイン例 LVDS SERDES IPコアのその他のリファレンス LVDS SERDES Intel FPGA IPユーザーガイドのアーカイブ LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10および インテル® Cyclone® 10 GXデバイスの改訂履歴
LVDS SERDES IPコアの機能の説明 x
シリアライザー DPA FIFO ビットスリップ デシリアライザー
LVDS SERDES IPコアの初期化とリセット x
非DPAモードでのLVDS SERDES IPコアの初期化 DPAモードでのLVDS SERDES IPコアの初期化 DPAのリセット ワード境界のアライメント
ワード境界のアライメント x
ワード境界のアライメントの実行
LVDS SERDES IPコアのパラメーター設定 x
LVDS SERDES IPコアのPLLの設定 LVDS SERDES IPコアのレシーバーの設定 LVDS SERDES IPコアのトランスミッターの設定 LVDS SERDES IPコアのクロックリソースの概要
LVDS SERDES IPコアのレシーバーの設定 x
レシーバーの入力クロックのパラメーター設定
LVDS SERDES IPコアのトランスミッターの設定 x
トランスミッターの出力クロックのパラメーター設定
LVDS SERDES IPコアのタイミング x
I/Oのタイミング解析 FPGAのタイミング解析 1.9.3. 外部PLLモードのタイミング解析 内部FPGAパスのタイミング・クロージャーに関するガイドライン
I/Oのタイミング解析 x
RSKMレポートの取得 TCCSレポートの取得
LVDS SERDES IPコアのデザイン例 x
LVDS SERDES IPコアの合成可能な インテル® Quartus® Primeデザイン例 LVDS SERDES IPコアのシミュレーション・デザイン例 LVDS SERDES IPコアのトランスミッターとレシーバーを組み合わせるデザイン例 LVDS SERDES IPコアのダイナミック・フェーズ・シフトのデザイン例
LVDS SERDES IPコアのその他のリファレンス x
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー 外部PLLモードでのLVDSのインターフェイス 同じI/Oバンク内のLVDSトランスミッターとレシーバー LVDS SERDES IPコアと Stratix® V SERDESの比較
Arria® V、 Cyclone® V、および Stratix® VデバイスにおけるIPの移行フロー x
ALTLVDS_TXおよびALTLVDS_RX IPコアの移行
外部PLLモードでのLVDSのインターフェイス x
LVDS SERDES IPコアとのIOPLL IPコアの信号インターフェイス 外部 PLL モードのIOPLLパラメーター値 外部PLLモードにおけるIOPLL IPコアとLVDS SERDES IPコアの接続
LVDS SERDES Intel® FPGA IPユーザーガイド: インテル® Arria® 10およびインテル® Cyclone® 10 GXデバイス

LVDS SERDES IPコアの一般設定

表 15.  General Settingsタブ
パラメーター 値 説明
Functional mode
  • TX
  • RX Non-DPA
  • RX DPA-FIFO
  • RX Soft-CDR

インターフェイスの機能モードを指定します。
Number of channels
  • TXでは1から72
  • RX Non-DPAでは1から24
  • RX DPA-FIFOでは1から24
  • RX Soft-CDRでは1から12

インターフェイスのシリアルチャネル数を指定します。

  • TX、RX non-DPA、または RX DPA-FIFOの専用のリファレンス・クロックを使用する場合は、チャネルの1つをrefclkピンに使用する必要があります。専用のリファレンス・クロックを使用してジッターを低減します。
  • トランスミッターの出力クロックを使用する場合は、チャネルの1つをtx_outclockピンに使用する必要があります。

LVDS RXのデザインでは、refclkピンをレシーバーと同じI/Oバンクに配置します。

LVDS TXのデザインの場合

  • 23チャネル未満のインターフェイス (スタンドアロン) では、各インターフェイスは同じI/Oバンクにrefclkピンを必要とします。
  • 23チャネルを超えるインターフェイスでは、チャネル23から71で1つのrefclk入力を共有することができます。
Data rate 150.0から1600.0 単一のシリアルチャネルのデータレート (Mbps) を指定します。値は、Functional modeパラメーターの設定によって異なります。
SERDES factor 3、4、5、6、7、8、9、10 LVDSインターフェイスのシリアライゼーション・レートまたはデシリアライゼーション・レートを指定します。
Use backwards-compatible port names ON、OFF オンにすることで、ALTLVDS_TXおよびALTLVDS_RX IPコアと互換性のあるレガシー・トップレベル名を使用します。
レベル 2 の表題