Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

ダウンロード PDF
ID 683241
日付 4/10/2023
Public
ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 エンベデッド・メモリーの概要 2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス 5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ 6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. Intel Agilex® 7 エンベデッド・メモリーの概要 x
1.1. Intel Agilex® 7 エンベデッド・メモリーの機能
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード 2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. パリティービット 2.5.2. ECCのパリティーフリップ 2.5.3. ECC Read-During-Writeの動作 2.5.4. 誤り訂正コードの真理値
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード x
2.6.1. シングル・クロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write 動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. インテル® Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件
3.3. Read-During-Write 動作のカスタマイズ x
3.3.1. 同一ポートの Read-During-Write モード 3.3.2. 混合ポートの Read-During-Write モード
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex® FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROM インテル FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex® FPGA IP x
4.2.1. eSRAM Intel Agilex® FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Intel Agilex® FPGA IP のパラメーター 4.2.4. eSRAM Intel Agilex® FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFO の信号 4.3.3.5. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Intel Agilex® 7 エンベデッド・メモリーの概要
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス
5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ
6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

3.3.1. 同一ポートの Read-During-Write モード

同一ポートの Read-During-Write モードは、シングルポート RAM、シンプル・クアッドポート RAM、またはトゥルー・デュアルポート RAM の同一ポートに適用されます。
表 14.  同一ポートの Read-During-Write モードにおけるエンベデッド・メモリー・ブロックの出力モード次の表は、同一ポートの Read-During-Write モードでエンベデッド・メモリー・ブロックを選択している場合に利用可能な出力モードの一覧です。
出力モード メモリータイプ 詳細 サポートされる動作モード
New Data M20K 新しいデータが書き込まれるクロックサイクルと同じクロックサイクルの立ち上がりエッジで新しいデータが利用可能です。
  • トゥルー・デュアルポート RAM
Old Data M20K RAM の出力は、書き込み動作が行われる前にそのアドレスの古いデータを反映します。
  • シングルポート RAM
Don't Care M20K、MLAB RAM は、Read-During-Write 動作に Don't Care の値を生成します。
  • クアッドポート RAM (M20K の場合のみ)
  • シングルポート RAM
図 22. 同一ポート Read-During-Write: New Dataモード次の図は、New Data モードでの同一ポート Read-During-Write 動作における機能の波形サンプルを表しています。


図 23. 同一ポート Read-During-Write: Don't Care モード次の図は、Don't Care モードでの同一ポート Read-During-Write 動作における機能の波形サンプルを表しています。
レベル 2 の表題