Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイド

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ID 683241
日付 4/10/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7 エンベデッド・メモリーの概要 2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス 5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ 6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ 7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴
1. Intel Agilex® 7 エンベデッド・メモリーの概要 x
1.1. Intel Agilex® 7 エンベデッド・メモリーの機能
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能 x
2.1. Intel Agilex® 7 M シリーズ M20K ブロックのファブリック・ネットワークオンチップ (NoC) 2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル 2.3. アドレス・クロック・イネーブルのサポート 2.4. 非同期クリアと同期クリア 2.5. メモリーブロックの誤り訂正コード (ECC) のサポート 2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード 2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション 2.8. Force-to-Zero 2.9. コヒーレント読み出しメモリー 2.10. フリーズロジック 2.11. トゥルー・デュアルポートのデュアルクロック・エミュレーター 2.12. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値 2.13. M20K ブロックのタイミングまたは消費電力の最適化機能 2.14. Intel Agilex® 7 でサポートされるエンベデッド・メモリー IP
2.2. Intel Agilex® 7エンベデッド・メモリー・ブロックにおけるバイト・イネーブル x
2.2.1. バイト・イネーブル制御 2.2.2. データバイト出力 2.2.3. バイト・イネーブルの動作
2.5. メモリーブロックの誤り訂正コード (ECC) のサポート x
2.5.1. パリティービット 2.5.2. ECCのパリティーフリップ 2.5.3. ECC Read-During-Writeの動作 2.5.4. 誤り訂正コードの真理値
2.6. Intel Agilex® 7エンベデッド・メモリーのクロックモード x
2.6.1. シングル・クロック・モード 2.6.2. 読み出し/書き込みクロックモード 2.6.3. 入力/出力クロックモード 2.6.4. クロックモードにおける非同期/同期クリア 2.6.5. 同時読み出し/書き込みにおける出力読み出しデータ 2.6.6. クロックモードにおける独立したクロックイネーブル
2.7. Intel Agilex® 7 エンベデッド・メモリーのコンフィグレーション x
2.7.1. 混合幅のポート・コンフィグレーション
2.9. コヒーレント読み出しメモリー x
2.9.1. 転送ロジック
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項 x
3.1. メモリーブロックの選択についての考慮事項 3.2. 同時読み出し動作についての考慮事項 3.3. Read-During-Write 動作のカスタマイズ 3.4. 電源投入時の状態とメモリーの初期化についての考慮事項 3.5. 消費電力の削減 3.6. 非決定的な入力の使用に関する制限 3.7. クロック信号と他のコントロール信号の同時変更に関する制限 3.8. インテル® Quartus® Prime 開発ソフトウェアにおけるメモリーの高度な設定 3.9. メモリー深度の設定に関する考慮事項 3.10. M20K エンベデッド・メモリー・ブロックの入力クロック品質要件
3.3. Read-During-Write 動作のカスタマイズ x
3.3.1. 同一ポートの Read-During-Write モード 3.3.2. 混合ポートの Read-During-Write モード
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス x
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア 4.2. eSRAM Intel Agilex® FPGA IP 4.3. FIFO Intel FPGA IP 4.4. Shift Register (RAM-based) Intel® FPGA IP
4.1. オンチップメモリーRAM/ROMインテルFPGA IPコア x
4.1.1. RAM/ROM インテル FPGA IP のリリース情報 4.1.2. RAM: 1-PORT Intel® FPGA IP のパラメーター 4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター 4.1.4. RAM: 4-PORT Intel® FPGA IP のパラメーター 4.1.5. ROM: 1-PORT Intel® FPGA IP のパラメーター 4.1.6. ROM: 2-PORT Intel® FPGA IP のパラメーター 4.1.7. パラメーター設定の手動変更 4.1.8. RAM および ROM のインターフェイス信号
4.1.7. パラメーター設定の手動変更 x
4.1.7.1. RAMおよびROMのパラメーター設定
4.2. eSRAM Intel Agilex® FPGA IP x
4.2.1. eSRAM Intel Agilex® FPGA IP のリリース情報 4.2.2. eSRAM システムの機能 4.2.3. eSRAM Intel Agilex® FPGA IP のパラメーター 4.2.4. eSRAM Intel Agilex® FPGA IP のインターフェイス信号 4.2.5. eSRAM のタイミング図
4.2.2. eSRAM システムの機能 x
4.2.2.1. eSRAM の仕様
4.3. FIFO Intel FPGA IP x
4.3.1. FIFO Intel® FPGA IP のリリース情報 4.3.2. コンフィグレーション方法 4.3.3. 仕様 4.3.4. FIFO の機能におけるタイミング要件 4.3.5. SCFIFO の ALMOST_EMPTY 機能のタイミング 4.3.6. FIFO の出力ステータスフラグとレイテンシー 4.3.7. FIFO の準安定状態の保護および関連オプション 4.3.8. FIFO の同期クリアと非同期クリアの影響 4.3.9. SCFIFO および DCFIFO の Show-ahead モード 4.3.10. 異なる入力幅と出力幅 4.3.11. DCFIFO のタイミング制約の設定 4.3.12. 手動インスタンス化のコーディング例 4.3.13. デザイン例 4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送 4.3.15. エンベデッド・メモリーの ECC 機能に関するガイドライン 4.3.16. FIFO Intel® FPGA IP のパラメーター 4.3.17. リセットスキーム
4.3.3. 仕様 x
4.3.3.1. Verilog HDLプロトタイプ 4.3.3.2. VHDL のコンポーネント宣言 4.3.3.3. VHDLのLIBRARY-USE宣言 4.3.3.4. FIFO の信号 4.3.3.5. FIFO のパラメーター設定
4.3.8. FIFO の同期クリアと非同期クリアの影響 x
4.3.8.1. DCFIFO コンパイル時のリカバリーとリムーバルのタイミング違反警告
4.3.11. DCFIFO のタイミング制約の設定 x
4.3.11.1. 組み込みタイミング制約 4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約
4.3.11.2. ユーザーでコンフィグレーション可能なタイミング制約 x
4.3.11.2.1. SDC コマンド
4.4. Shift Register (RAM-based) Intel® FPGA IP x
4.4.1. Shift Register (RAM-based) Intel® FPGA IP のリリース情報 4.4.2. Shift Register (RAM-based) Intel® FPGA IPの機能 4.4.3. Shift Register (RAM-based) Intel® FPGA IP の基本的な説明 4.4.4. Shift Register (RAM-based) Intel® FPGA IP のパラメーターの設定 4.4.5. シフトレジスターのポートとパラメーターの設定
1. Intel Agilex® 7 エンベデッド・メモリーの概要
2. Intel Agilex® 7エンベデッド・メモリーのアーキテクチャーと機能
3. Intel Agilex® 7 エンベデッド・メモリーのデザインに関する考慮事項
4. Intel Agilex® 7 エンベデッド・メモリー IP のリファレンス
5. Intel Agilex® 7 エンベデッド・メモリーのデバッグ
6. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドのアーカイブ
7. Intel Agilex® 7 エンベデッド・メモリー・ユーザーガイドの改訂履歴

4.1.3. RAM: 2-PORT Intel® FPGA IP のパラメーター

次の表に、RAM: 2-PORT Intel® FPGA IP のパラメーターを示します。
表 25.  RAM: 2-PORT Intel® FPGA IP のパラメーター設定
パラメーター 選択可能な値 詳細
パラメーター設定: General
How will you be using the dual port RAM?

Operation mode:

  • With one read port and one write port
  • With two read/write ports
デュアルポート RAM の使用方法を指定します。
How do you want to specify the memory size?

Type:

  • As a number of words
  • As a number of bits
メモリーサイズをワードで指定するかビットで指定するかを決定します。
パラメーター設定: Widths/Blk Type
How many words of memory? — ワード数を指定します。
Use different data widths on different ports On/Off 異なるポートで異なるデータ幅を使用するかを指定します。
With one read port and one write port または With two read/write ports を選択している場合は、次のオプションを利用することができます。
  • How wide should the ‘q_a’ output bus be?
  • How wide should the ‘data_a’ input bus be?
  • How wide should the ‘q_b’ output bus be?
 — 入力ポートおよび出力ポートの幅を指定します。
Ram block type
  • Auto
  • MLAB
  • M20K
  • LCs
メモリーブロックのタイプを指定します。選択可能なメモリーブロックのタイプは、ターゲットデバイスによって異なります。
Set the maximum block depth to
  • Auto: Auto、32、64、128、256、512、1024、2048、4096、8192、16384
  • MLAB: Auto、32
  • M20K: Auto、512、1024、2048
  • LCs: Auto
最大ブロック深度をワード数で指定します。
How should the memory be implemented?
  • Use default logic cell style
ロジックセルの実装方法を指定します。
  • 小さく速いメモリー容量が必要な場合は、Use default logic cell style を選択します。
パラメーター設定: Clks/Rd, Byte En
Which clocking method do you want to use?
  • Single
  • Dual clock: use separate ‘read’ and ‘write’ clocks
  • Dual clock: use separate ‘input’ and ‘output’ clocks
  • Customize clocks for A and B ports
使用するクロック供給方式を指定します。
  • Single - 単一のクロックとクロックイネーブルでメモリーブロックのすべてのレジスターを制御します。
  • Dual clock: use separate ‘read’ and ‘write’ clock - 書き込みクロックでは、データ入力、書き込みアドレス、および書き込みイネーブルレジスターを制御します。読み出しクロックでは、データ出力、読み出しアドレス、および読み出しイネーブルレジスターを制御します。
  • Dual Clock: use separate ‘input’ and ‘output’ clocks - 入力クロックでは、エンベデッド・メモリー・ブロックへのデータ入力に関係するすべてのレジスターを制御します。これには、データ、アドレス、バイト・イネーブル、読み出しイネーブル、および書き込みイネーブルが含まれます。出力クロックでは、データ出力レジスターを制御します。
  • Dual clock: use separate clocks for A and B ports - クロック A ではポート A 側のすべてのレジスターを制御します。クロック B ではポート B 側のすべてのレジスターを制御します。また、各ポートではそれぞれ、ポート A とポート B のレジスターに対する独立したクロックイネーブルをサポートします。
  • Customize clocks for A and B ports - このオプションを使用するには、Emulate TDP dual clock mode オプションを有効にする必要があります。
With two read/write ports および Customize clocks for A and B ports のクロック供給方式を選択している場合は、次のオプションが利用可能です。

Emulate TDP dual clock mode

 On/Off TDP のデュアルクロック・モードをエミュレートするかを指定します。ポート A へのクロック接続は低速クロックにし、ポート B へのクロック接続は高速クロックにする必要があります。
With one read port and one write port を選択している場合は、次のオプションが利用可能です。

Create a ‘rden’ read enable signal

 On/Off 読み出しイネーブル信号をポート B に対して作成するかを指定します。
With two read/write ports を選択している場合は、次のオプションが利用可能です。

Create a ‘rden_a’ and ‘rden_b’ read enable signals

 読み出しイネーブル信号をポート A とポート B に対して作成するかを指定します。
Create byte enable for port A On/Off ポート A およびポート B のバイト・イネーブルを作成するかを指定します。入力データをマスクし、データの特定のバイト、ニブル、またはビットのみを書き込む場合はこれらのオプションをオンにします。

ポート B のバイト・イネーブルを作成するオプションは、With two read/write ports オプションを選択している場合にのみ利用可能です。

Create byte enable for port A On/Off

What is the width of a byte for byte enables?
  • MLAB: 5、10
  • M20K: 8、9、10
バイト・イネーブルのバイト幅を指定します。

このオプションは、Create byte enable for port A または Create byte enable for port B のオプションのいずれか、もしくはその両方を選択している場合にのみ利用可能です。

Enable Error Correction Check (ECC) On/Off ECC 機能を有効にするかを指定します。ECC は、シングルビット・エラー、ダブル隣接ビット・エラー、トリプル隣接ビット・エラーをメモリーの出力で訂正します。
Enable ECC Pipeline Registers On/Off 出力デコーダーの前に ECC パイプライン・レジスターを有効にするかを指定します。有効にすると、1 サイクルのレイテンシーが発生する代わりに、ECC なしのモードと同じパフォーマンスが実現します。
Enable ECC Encoder Bypass On/Off ECC のエンコーダー・バイパス機能を有効にするかを指定します。この機能では、メモリーへの選択的なパリティービットの挿入を eccencparity ポートを介して行うことができます。
Enable Coherent Read On/Off コヒーレント読み出し機能を有効にしてコヒーレント・メモリー読み出しを提供するかを指定します。この機能を使用すると、同じサイクルで、現在のメモリーコンテンツを読み出し、そのコンテンツで操作を行い、同じ位置に書き戻すことができます。
パラメーター設定: Regs/Clkens/Aclrs/Sclrs
Which ports should be registered?

With one read port and one write port を選択している場合は、次のオプションを利用することができます。

  • All write input ports
  • raddress port
  • q_b port

With two read/write portsを選択している場合は、次のオプションを利用することができます。

  • All write input ports
  • raddress port
  • q_a port
  • q_b port
 On/Off 読み出しまたは書き込みの入力ポートおよび出力ポートをレジスターするかを指定します。

Clock Enables

With one read port and one write port を選択している場合は、次のオプションを利用することができます。

  • Use different clock enables for registers
  • Use clock enable for write input registers
  • Use clock enable for read input registers
  • Use clock enable for output registers

With two read /write ports を選択している場合は、次のオプションを利用することができます。

  • Use different clock enables for registers
  • Use clock enable for port A input registers
  • Use clock enable for port A output registers
  • Use clock enable for port B input registers
  • Use clock enable for port B output registers
 On/Off 読み出しおよび書き込みレジスターにクロックイネーブルを作成するかを指定します。

Addressstalls

With one read port and one write port を選択している場合は、次のオプションを利用することができます。

  • Create a ‘wr_addressstall’ input port.
  • Create a ‘rd_addressstall’ input port.

With two read /write ports を選択している場合は、次のオプションを利用することができます。

  • Create an addressstall_a input port
  • Create an addressstall_b input port
 On/Off クロックイネーブルをアドレスレジスターに対して作成するかを指定します。これらのポートを作成すると、アドレスレジスターに対するアクティブ Low の追加クロックイネーブル入力として機能させることができます。

Aclr Options

With one read port and one write port を選択している場合は、次のオプションを利用することができます。

  • rdaddress port
  • q_b port

With two read /write ports を選択している場合は、次のオプションを利用することができます。

  • q_a port
  • q_b port
 On/Off

非同期クリアポートをレジスターされるポートに対して作成するかを指定します。「rdaddress」、「q_a」、「q_b」ポートを aclr ポートによってクリアするかを指定します。

Sclr Options

With one read port and one write port を選択している場合は、次のオプションを利用することができます。

  • rdaddress port
  • q_b port

With two read/write ports を選択している場合は、次のオプションを利用することができます。

  • q_a port
  • q_b port
 On/Off 同期クリアポートをレジスターされるポートに対して作成するかを指定します。「rdaddress」、「q_a」、「q_b」ポートを sclr ポートによってクリアするかを指定します。
パラメーター設定: Mixed Port Read-During-Write (このタブは、With one read port and one write ports を選択している場合にのみ適用されます)

How should the q_a and q_b outputs behave when reading a memory location that is being written from the other port?
  • New Data
  • Old Data
  • Don't Care

Read-During-Write 発生時の出力動作を指定します。

  • New Data - 新しいデータは、データが書き込まれたクロックサイクルと同じクロックサイクルの立ち上がりエッジで利用可能です。
  • Old Data - RAM の出力は、書き込み動作が行われる前にそのアドレスの古いデータを反映します。
  • Don't Care - このオプションをオンにしている場合、その機能は選択しているメモリー・ブロック・タイプに応じて異なります。
    • メモリー・ブロック・タイプを Auto、M20K、または他のブロック RAM に設定している場合、Read-During-Write 動作での RAM の出力は、「don't care」または「unknown」の値になります。タイミングパスは解析されません。
    • メモリー・ブロック・タイプを MLAB (LUTRAM の場合) に設定している場合、Read-During-Write 動作での RAM の出力は、「don't care」または「unknown」の値になります。また、タイミングパスを解析することで、準安定状態を防ぎます。
パラメーター設定: Same Port Read-During-Write (このタブは、With two read/write ports を選択している場合にのみ利用可能です)
What should the ‘q_a’ output be when reading from a memory location being written to?
  • New Data
  • Old Data

Read-During-Write 発生時の出力動作を指定します。

  • New Data - 新しいデータは、データが書き込まれたクロックサイクルと同じクロックサイクルの立ち上がりエッジで利用可能です。
  • Old Data - RAMの出力は、書き込み動作が行われる前にそのアドレスの古いデータを反映します。
What should the ‘q_b’ output be when reading from a memory location being written to?
Get x’s for write masked bytes instead of old data when byte enable is used On/Off このオプションをオンにして、マスクされているバイトで「X」を取得します。
パラメーター設定: Mem Init
Do you want to specify the initial content of the memory?
  • No, leave it blank
  • Yes, use this file for the memory content data

メモリーの初期コンテンツを指定します。

メモリーを 0 に初期化するには、No, leave it blank を選択します。

メモリー初期化ファイル (.mif) または 16 進数 (インテル形式) ファイル (.hex) を使用するには、Yes, use this file for the memory content data を選択します。

Initialize memory content data to XX..X on power-up in simulation On/Off —
The initial content file should conform to which port's dimension?
  • PORT_A
  • PORT_B
初期コンテンツファイルをメモリーコンテンツのデータに使用することを選択している場合は、ファイルを準拠させるポートを選択します。
Implement clock-enable circuitry for use in a partial reconfiguration region On/Off

クロックイネーブル回路を実装してパーシャル・リコンフィグレーション領域で使用するかを指定します。クロックイネーブル回路は、パーシャル・リコンフィグレーション領域での使用に向けて実装します。
パラメーター設定: Performance Optimization
Enable Force to Zero On/Off 読み出しイネーブル信号をデアサートする際に、出力を 0 に設定するかを指定します。

選択しているメモリー深度が単一のメモリーブロックよりも大きい場合は、この機能を有効にすると、グルー・ロジック・パフォーマンスの向上につながります。
Which timing/power optimization option do you want to use?
  • Auto
  • High Speed
  • Low Power
使用するタイミングまたは消費電力の最適化オプションを指定します。このオプションは、 Intel Agilex® 7 デバイスで M20K のメモリータイプを選択している場合にのみ適用されます。
レベル 2 の表題