インテルのみ表示可能 — GUID: jbr1411505617099
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2.1. インターフェイス・プランナーの使用
デザイン合成後、インターフェイス・プランナーを使用すると、適切なデバイス・フロアプランを迅速に定義できます。
インターフェイス・プランナーは、プロジェクトの論理階層、合成後のデザイン要素、およびFitterで作成されたデザイン要素を、ターゲットデバイスの位置のビューと共に表示します。GUIは、デザイン要素をフロアプランに配置するためのさまざまな方法をサポートしています。フロアプランに要素を配置すると、Fitterは合法性をリアルタイムで検証して、最終的な実装との正確な相関関係を確認します。
インテルFPGAには、コアおよびペリフェラル・デバイスの位置が含まれています。デバイスのコア位置は、適応ルックアップ・テーブル (ALUT)、コア・フリップフロップ、RAM、およびデジタル信号プロセッサー (DSP) です。デバイスのペリフェラル位置には、I/O要素、フェーズ・ロック・ループ (PLL)、クロックバッファー、およびハード・プロセッサー・システム (HPS) が含まれます。
図 7. インターフェイス・プランナーによる有効な配置の合理化
インテルFPGAには、ハードPCI Express® IPコア、高速トランシーバー、ハード・メモリー・インターフェイス回路、エンベデッド・プロセッサーなど、デバイス周辺に多くのシリコン機能が含まれています。これらのペリフェラル要素間の相互作用は複雑になる可能性があります。インターフェイス・プランナーはこの複雑さを簡素化し、次のようなI/Oインターフェイスとペリフェラル要素をすばやく視覚化して配置できるようにします。
- I/O要素
- LVDSインターフェイス
- PLL
- クロック
- ハード・インターフェイスIPコア
- 高速トランシーバー
- ハード・メモリー・インターフェイスIPコア
- ハード・メモリー・ネットワークオンチップ (NoC)1
- エンベデッド・プロセッサー
セクションの内容
インターフェイス・プランナーのユーザー・インターフェイス
インターフェイス・プランナーの一般的なツールフロー
インターフェイス・プランナーNoCツールのフロー
インターフェイス・プランナー・レポート
1 Intel Agilex® 7 MシリーズFPGAをターゲットとするデザインのみ。