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3.1. I/Oプランニングの概要
FPGAデザインでは、I/Oプランニングには、ピン関連の割り当ての作成と、ピン配置ガイドラインに対するそれらの割り当ての検証が含まれます。このプロセスにより、ターゲットデバイスに確実に適合します。 プロジェクトの初期段階でI/Oピンをプランニングして割り当てるときは、ターゲットデバイスおよびPCB特性との互換性を考慮してデザインします。その結果、デザインプロセスの反復回数が減り、正確なPCBレイアウトをより早く開発できるようになります。
デザインファイルを定義する前でも、I/Oピンをプランニングできます。デザインファイルでまだ定義されていない予想されるノード (インターフェイスIPコア信号など) を割り当てて、トップレベル・ファイルを生成します。トップレベル・ファイルはデザイン階層の次のレベルをインスタンス化し、メモリー、高速I/O、デバイス・コンフィグレーション、デバッグツールなどのインターフェイス・ポート情報を含みます。
デザイン要素、I/O規格、インターフェイスIP、およびその他のプロパティーを、名前またはセルにドラッグしてデバイスI/Oピンに割り当てます。その後、I/O検証用のトップレベル・デザイン・ファイルを生成できます。
I/O割り当て検証を使用して、VCCIO、VREF、エレクトロマイグレーション (電流密度)、同時スイッチング出力 (SSO)、駆動強度、I/O規格、PCI_IOクランプダイオード、およびI/Oピン方向の互換性ルールに対してI/Oピンを完全に解析します。
インテル® Quartus® Prime開発ソフトウェアでは、デバイスのI/Oピンのロジックとプロパティーを表示、割り当て、および検証するためのPin Plannerツールを提供します。あるいは、I/O割り当てをTclスクリプトに入力するか、HDLコードに直接入力することもできます。