インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約

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ID 683143
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインの制約 2. インターフェイスのプランニング 3. デバイスI/Oピンの管理 4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約のドキュメント・アーカイブ A. インテル® Quartus® Prime プロ・エディションのユーザーガイド
1. デザインの制約 x
1.1. GUIでのデザイン制約の指定 1.2. Tclスクリプトを使用したデザイン制約 1.3. 完全に反復的なスクリプトフロー 1.4. デザインの制約の改訂履歴
1.1. GUIでのデザイン制約の指定 x
1.1.1. グローバル制約と割り当て 1.1.2. ノード、エンティティー、およびインスタンスレベルの制約 1.1.3. インテル® Quartus® Prime GUIのコンポーネント間のプローブ 1.1.4. GUIでのデザイン制約の指定
1.1.2. ノード、エンティティー、およびインスタンスレベルの制約 x
1.1.2.1. Assignment Editorでのインスタンス固有の制約の指定 1.1.2.2. NoC Assignment EditorでのNoC制約の指定 1.1.2.3. Pin PlannerでのI/O制約の指定 1.1.2.4. インターフェイス・プランナーおよびタイル・インターフェイス・プランナーでのインターフェイス制約のプランニング 1.1.2.5. Chip Plannerでの制約の調整 1.1.2.6. Design Partition Plannerを使用したデザインの制約
1.1.2.1. Assignment Editorでのインスタンス固有の制約の指定 x
1.1.2.1.1. 多次元バス制約の指定
1.1.2.2. NoC Assignment EditorでのNoC制約の指定 x
1.1.2.2.1. NoC Assignment Editorのインターフェイス制御
1.2. Tclスクリプトを使用したデザイン制約 x
1.2.1. プロジェクトの作成と制約の適用 1.2.2. ピンの割り当て 1.2.3. インテル® Quartus® Prime設定ファイルの生成 1.2.4. Synopsys* Design Constraint (.sdc) ファイル 1.2.5. Tclのみのスクリプトフロー
2. インターフェイスのプランニング x
2.1. インターフェイス・プランナーの使用 2.2. タイル・インターフェイス・プランナーの使用 2.3. インターフェイスのプランニングの改訂履歴
2.1. インターフェイス・プランナーの使用 x
2.1.1. インターフェイス・プランナーのユーザー・インターフェイス 2.1.2. インターフェイス・プランナーの一般的なツールフロー 2.1.3. インターフェイス・プランナーNoCツールのフロー 2.1.4. インターフェイス・プランナー・レポート
2.1.1. インターフェイス・プランナーのユーザー・インターフェイス x
2.1.1.1. Flowコントロール 2.1.1.2. Homeタブのコントロール 2.1.1.3. Assignmentsタブのコントロール 2.1.1.4. Planタブのコントロール 2.1.1.5. Reportsタブのコントロール
2.1.2. インターフェイス・プランナーの一般的なツールフロー x
2.1.2.1. 手順1: プロジェクトのセットアップと合成 2.1.2.2. 手順2: インターフェイス・プランナーの初期化 2.1.2.3. 手順3: プロジェクトの割り当てによるプランの更新 2.1.2.4. 手順4: ペリフェラル配置のプランニング 2.1.2.5. 手順5: 配置データのレポート 2.1.2.6. 手順6: プランの制約の検証およびエクスポート
2.1.2.4. 手順4: ペリフェラル配置のプランニング x
2.1.2.4.1. クロック・ネットワークのプランニング 2.1.2.4.2. フロアプランの保存とロード
2.1.3. インターフェイス・プランナーNoCツールのフロー x
2.1.3.1. インターフェイス・プランナーを使用したNoCデザイン要素の配置
2.1.3.1. インターフェイス・プランナーを使用したNoCデザイン要素の配置 x
2.1.3.1.1. インターフェイス・プランナーでのNoC要素の推奨配置順序 2.1.3.1.2. インターフェイス・プランナーの高速相互接続NoCの位置
2.1.4. インターフェイス・プランナー・レポート x
2.1.4.1. サマリーレポート 2.1.4.2. ピンレポート 2.1.4.3. HSSIチャネルのレポート 2.1.4.4. Report Clocks 2.1.4.5. Report Periphery Locations 2.1.4.6. Report Cell Connectivity 2.1.4.7. Report Instance Assignments 2.1.4.8. Report NoC Performance
2.2. タイル・インターフェイス・プランナーの使用 x
2.2.1. タイル・インターフェイス・プランナーの用語 2.2.2. タイル・インターフェイス・プランナーのツールフロー 2.2.3. ダイナミック・リコンフィグレーションIPの制約 2.2.4. タイル・インターフェイス・プランナーGUIのリファレンス
2.2.2. タイル・インターフェイス・プランナーのツールフロー x
2.2.2.1. 手順1: IPのインスタンス化とデザイン解析の実行 2.2.2.2. 手順2: タイル・インターフェイス・プランナーの初期化 2.2.2.3. 手順3: プロジェクトの割り当てによるプランの更新 2.2.2.4. 手順4: タイルプランの作成 2.2.2.5. 手順5: タイルプランの割り当ての保存 2.2.2.6. 手順6: ロジック生成とデザイン合成の実行
2.2.2.4. 手順4: タイルプランの作成 x
2.2.2.4.1. IPコンポーネントの配置 2.2.2.4.2. IPビルディング・ブロックの制限
2.2.3. ダイナミック・リコンフィグレーションIPの制約 x
2.2.3.1. ダイナミック・リコンフィグレーション・グループの定義 2.2.3.2. ダイナミック・リコンフィグレーション・グループ配置の割り当て
2.2.4. タイル・インターフェイス・プランナーGUIのリファレンス x
2.2.4.1. Flowコントロール 2.2.4.2. Homeタブ 2.2.4.3. Assignmentsタブのコントロール 2.2.4.4. Planタブのコントロール 2.2.4.5. Tcl Console Window
2.2.4.4. Planタブのコントロール x
2.2.4.4.1. デザインツリーとフィルター 2.2.4.4.2. Reconfiguration Groupsビュー 2.2.4.4.3. Legal Locationsペイン
3. デバイスI/Oピンの管理 x
3.1. I/Oプランニングの概要 3.2. I/Oピンの割り当て 3.3. I/Oピンの割り当てのインポートとエクスポート 3.4. ピンの割り当ての検証 3.5. I/Oタイミングの検証 3.6. 配線とタイミング遅延の表示 3.7. APIのスクリプティング 3.8. デバイスI/Oピンの管理の改訂履歴
3.1. I/Oプランニングの概要 x
3.1.1. 基本的なI/Oプランニングのフロー 3.1.2. PCBデザインツールの統合 3.1.3. Intelデバイスの用語
3.2. I/Oピンの割り当て x
3.2.1. 専用のピングループへの割り当て 3.2.2. スルーレートとドライブ強度の割り当て 3.2.3. 差動ピンの割り当て 3.2.4. Tclコマンドを使用したピンの割り当ての入力 3.2.5. HDLコードでのピンの割り当ての入力
3.2.3. 差動ピンの割り当て x
3.2.3.1. 差動ピンのI/O配置ルールのオーバーライド
3.2.5. HDLコードでのピンの割り当ての入力 x
3.2.5.1. 低レベルI/Oプリミティブの使用
3.3. I/Oピンの割り当てのインポートとエクスポート x
3.3.1. PCBツールのインポートとエクスポート 3.3.2. 割り当ての別のターゲットデバイスへの移行
3.4. ピンの割り当ての検証 x
3.4.1. I/O割り当ての検証ルール 3.4.2. I/O割り当て解析 3.4.3. I/O解析レポートについて
3.4.2. I/O割り当て解析 x
3.4.2.1. デザインファイルを使用しない初期のI/O割り当て解析 3.4.2.2. デザインファイルを使用したI/O割り当て解析 3.4.2.3. デフォルトのI/Oピン解析のオーバーライド
3.5. I/Oタイミングの検証 x
3.5.1. 高度なI/Oタイミングの実行 3.5.2. 容量性負荷によるI/Oタイミングと電力の調整
3.5.1. 高度なI/Oタイミングの実行 x
3.5.1.1. ボードトレース・モデル 3.5.1.2. ボードトレース・モデルの定義 3.5.1.3. ボードトレース・モデルの変更 3.5.1.4. 近端と遠端のI/Oタイミング解析の指定 3.5.1.5. 高度なI/Oタイミング解析レポート
3.7. APIのスクリプティング x
3.7.1. マッピングされたネットリストの生成 3.7.2. ピンの予約 3.7.3. 位置の設定 3.7.4. 排他的I/Oグループ 3.7.5. スルーレートとドライブ強度
1. デザインの制約
2. インターフェイスのプランニング
3. デバイスI/Oピンの管理
4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約のドキュメント・アーカイブ
A. インテル® Quartus® Prime プロ・エディションのユーザーガイド

2.2.1. タイル・インターフェイス・プランナーの用語

タイル・インターフェイス・プランナーは、次の用語を参照します。
表 21.  タイル・インターフェイス・プランナーの用語
用語 説明
Dynamic Reconfiguration インテルFPGA IPテクノロジー。FPGAの動作中に、サポートされているマルチレートのインテルFPGA IPインターフェイスの一部の機能をリアルタイムで変更できます。例えば、F-tile CPRI PHY Multi-Rate Intel® FPGA IPの設定をダイナミックにリコンフィグレーションして、さまざまなIP「プロファイル」のさまざまなデータレートと機能でデザインを実行できます。
Floorplan デバイス上の物理リソースのレイアウト。デザイン・フロアプラン (フロアプラン) の作成は、論理デザイン階層をデバイス内の物理領域にマッピングするプロセスです。タイル・インターフェイス・プランナーは、タイルIPフロアプラン・ツールです。
IP building block

インテルFPGA IPコアは、IPのすべての機能を提供するために組み合わされたビルディング・ブロックで構成されています。タイル・インターフェイス・プランナーのDesign Treeビューには、各IPのビルディング・ブロックが表示されます。ビルディング・ブロックには、移動可能タイプ、固定タイプ、または常に移動可能なタイプがあります。

  • Movable building blocks - ビルディング・ブロックでは、初期状態は移動可能です。移動可能なビルディング・ブロックは、合法性エンジンによって、他のビルディング・ブロックに対応するために、潜在的にいくつかの有効な位置の1つに再配置できます。固定の配置位置を指定することで、移動可能なビルディング・ブロックを固定に変換できます。合法性エンジンは、固定ビルディング・ブロックの配置を変更できません。移動可能なビルディング・ブロックの配置は、Design Treeビューでイタリック体のテキストで表示されます。移動可能なビルディング・ブロックには、Chip Viewでディザリングされた塗りつぶしがあります。
  • Fixed building blocks - 合法性エンジンが変更できない、固定された有効な位置に配置するビルディング・ブロック。移動可能なビルディング・ブロックを固定に変換でき、固定ビルディング・ブロックを移動可能に変換できます。固定ビルディング・ブロックの配置は、Design Treeビュープレーンテキストで表示されます。固定ビルディング・ブロックは、Chip Viewで塗りつぶされます。
  • Always movable building blocks - 合法性エンジンによって常に移動可能で、固定できないビルディング・ブロック。これらのビルディング・ブロックは、不注意で競合する制約を防ぐために、移動可能なままにしておく必要があります。常に移動可能なビルディング・ブロックは、Design Treeビューで灰色のイタリック体のテキストで表示されます。
Intel Quartus Prime Settings File (.qsf) インテル® Quartus® Prime開発ソフトウェアのファイル。タイル・インターフェイス・プランナーで指定した固定IPビルディング・ブロックの配置や固定タイルの割り当てなど、プロジェクトの設定と割り当てを保持します。
JSON file インテル® Quartus® Prime開発ソフトウェアの内部ファイル。コンパイラーのLogic Generationステージからの最新の配置を保持します。プランニングの開始点に最後のLogic Generation割り当てを含める場合は、Update Assignmentsをクリックすると、この配置をロードすることができます。
Legal location タイル・インターフェイス・プランナーの合法性エンジン。Design Treeで選択したIPまたはビルディング・ブロックを配置するタイル・フロアプランの有効な位置を特定します。
Legality engine タイル・インターフェイス・プランナー機能。タイルを配置するための有効かつ合法的な位置を生成し、移動可能および常に移動可能なビルディング・ブロックをタイルプランに配置します。
Placed design element IPまたはビルディング・ブロック。ユーザーまたは合法性エンジンが固定または移動可能な有効な位置に割り当てたものです。

Support-Logic Generation stage

Analysis & Synthesisの前にあるコンパイラー・ステージ。Design AnalysisおよびLogic Generationサブステージを含みます。このステージは、Fタイルをターゲットにする場合にのみ存在します。
  • Design Analysis stage - Analysis & Synthesisの前にあるコンパイラー・ステージ。デザインRTLを作成して、FタイルをターゲットとするコンポーネントIPに関するデザイン情報を抽出します。タイル・インターフェイス・プランナーを実行する前に、このステージを実行する必要があります。このステージは、他のFPGAデバイスファミリーやIPを必要としないデザインには存在しません。
  • Logic Generation stage - Design Analysisに続くコンパイラー・ステージ。Tile Interface Planを使用して、タイル・コンフィグレーション・プランの合成および実装用のロジックを生成します。タイルプランを合成する前に、Design Analysis後にLogic Generationを実行する必要があります。
Tile plan 1つ以上の固定配置。(.qsf) を使用してタイル・インターフェイス・プランナーで定義および保存します。
Unplace design element IPまたはビルディング・ブロック。固定または移動可能な有効な位置に割り当てられていないものです。
レベル 2 の表題