インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約

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ID 683143
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインの制約 2. インターフェイスのプランニング 3. デバイスI/Oピンの管理 4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約のドキュメント・アーカイブ A. インテル® Quartus® Prime プロ・エディションのユーザーガイド
1. デザインの制約 x
1.1. GUIでのデザイン制約の指定 1.2. Tclスクリプトを使用したデザイン制約 1.3. 完全に反復的なスクリプトフロー 1.4. デザインの制約の改訂履歴
1.1. GUIでのデザイン制約の指定 x
1.1.1. グローバル制約と割り当て 1.1.2. ノード、エンティティー、およびインスタンスレベルの制約 1.1.3. インテル® Quartus® Prime GUIのコンポーネント間のプローブ 1.1.4. GUIでのデザイン制約の指定
1.1.2. ノード、エンティティー、およびインスタンスレベルの制約 x
1.1.2.1. Assignment Editorでのインスタンス固有の制約の指定 1.1.2.2. NoC Assignment EditorでのNoC制約の指定 1.1.2.3. Pin PlannerでのI/O制約の指定 1.1.2.4. インターフェイス・プランナーおよびタイル・インターフェイス・プランナーでのインターフェイス制約のプランニング 1.1.2.5. Chip Plannerでの制約の調整 1.1.2.6. Design Partition Plannerを使用したデザインの制約
1.1.2.1. Assignment Editorでのインスタンス固有の制約の指定 x
1.1.2.1.1. 多次元バス制約の指定
1.1.2.2. NoC Assignment EditorでのNoC制約の指定 x
1.1.2.2.1. NoC Assignment Editorのインターフェイス制御
1.2. Tclスクリプトを使用したデザイン制約 x
1.2.1. プロジェクトの作成と制約の適用 1.2.2. ピンの割り当て 1.2.3. インテル® Quartus® Prime設定ファイルの生成 1.2.4. Synopsys* Design Constraint (.sdc) ファイル 1.2.5. Tclのみのスクリプトフロー
2. インターフェイスのプランニング x
2.1. インターフェイス・プランナーの使用 2.2. タイル・インターフェイス・プランナーの使用 2.3. インターフェイスのプランニングの改訂履歴
2.1. インターフェイス・プランナーの使用 x
2.1.1. インターフェイス・プランナーのユーザー・インターフェイス 2.1.2. インターフェイス・プランナーの一般的なツールフロー 2.1.3. インターフェイス・プランナーNoCツールのフロー 2.1.4. インターフェイス・プランナー・レポート
2.1.1. インターフェイス・プランナーのユーザー・インターフェイス x
2.1.1.1. Flowコントロール 2.1.1.2. Homeタブのコントロール 2.1.1.3. Assignmentsタブのコントロール 2.1.1.4. Planタブのコントロール 2.1.1.5. Reportsタブのコントロール
2.1.2. インターフェイス・プランナーの一般的なツールフロー x
2.1.2.1. 手順1: プロジェクトのセットアップと合成 2.1.2.2. 手順2: インターフェイス・プランナーの初期化 2.1.2.3. 手順3: プロジェクトの割り当てによるプランの更新 2.1.2.4. 手順4: ペリフェラル配置のプランニング 2.1.2.5. 手順5: 配置データのレポート 2.1.2.6. 手順6: プランの制約の検証およびエクスポート
2.1.2.4. 手順4: ペリフェラル配置のプランニング x
2.1.2.4.1. クロック・ネットワークのプランニング 2.1.2.4.2. フロアプランの保存とロード
2.1.3. インターフェイス・プランナーNoCツールのフロー x
2.1.3.1. インターフェイス・プランナーを使用したNoCデザイン要素の配置
2.1.3.1. インターフェイス・プランナーを使用したNoCデザイン要素の配置 x
2.1.3.1.1. インターフェイス・プランナーでのNoC要素の推奨配置順序 2.1.3.1.2. インターフェイス・プランナーの高速相互接続NoCの位置
2.1.4. インターフェイス・プランナー・レポート x
2.1.4.1. サマリーレポート 2.1.4.2. ピンレポート 2.1.4.3. HSSIチャネルのレポート 2.1.4.4. Report Clocks 2.1.4.5. Report Periphery Locations 2.1.4.6. Report Cell Connectivity 2.1.4.7. Report Instance Assignments 2.1.4.8. Report NoC Performance
2.2. タイル・インターフェイス・プランナーの使用 x
2.2.1. タイル・インターフェイス・プランナーの用語 2.2.2. タイル・インターフェイス・プランナーのツールフロー 2.2.3. ダイナミック・リコンフィグレーションIPの制約 2.2.4. タイル・インターフェイス・プランナーGUIのリファレンス
2.2.2. タイル・インターフェイス・プランナーのツールフロー x
2.2.2.1. 手順1: IPのインスタンス化とデザイン解析の実行 2.2.2.2. 手順2: タイル・インターフェイス・プランナーの初期化 2.2.2.3. 手順3: プロジェクトの割り当てによるプランの更新 2.2.2.4. 手順4: タイルプランの作成 2.2.2.5. 手順5: タイルプランの割り当ての保存 2.2.2.6. 手順6: ロジック生成とデザイン合成の実行
2.2.2.4. 手順4: タイルプランの作成 x
2.2.2.4.1. IPコンポーネントの配置 2.2.2.4.2. IPビルディング・ブロックの制限
2.2.3. ダイナミック・リコンフィグレーションIPの制約 x
2.2.3.1. ダイナミック・リコンフィグレーション・グループの定義 2.2.3.2. ダイナミック・リコンフィグレーション・グループ配置の割り当て
2.2.4. タイル・インターフェイス・プランナーGUIのリファレンス x
2.2.4.1. Flowコントロール 2.2.4.2. Homeタブ 2.2.4.3. Assignmentsタブのコントロール 2.2.4.4. Planタブのコントロール 2.2.4.5. Tcl Console Window
2.2.4.4. Planタブのコントロール x
2.2.4.4.1. デザインツリーとフィルター 2.2.4.4.2. Reconfiguration Groupsビュー 2.2.4.4.3. Legal Locationsペイン
3. デバイスI/Oピンの管理 x
3.1. I/Oプランニングの概要 3.2. I/Oピンの割り当て 3.3. I/Oピンの割り当てのインポートとエクスポート 3.4. ピンの割り当ての検証 3.5. I/Oタイミングの検証 3.6. 配線とタイミング遅延の表示 3.7. APIのスクリプティング 3.8. デバイスI/Oピンの管理の改訂履歴
3.1. I/Oプランニングの概要 x
3.1.1. 基本的なI/Oプランニングのフロー 3.1.2. PCBデザインツールの統合 3.1.3. Intelデバイスの用語
3.2. I/Oピンの割り当て x
3.2.1. 専用のピングループへの割り当て 3.2.2. スルーレートとドライブ強度の割り当て 3.2.3. 差動ピンの割り当て 3.2.4. Tclコマンドを使用したピンの割り当ての入力 3.2.5. HDLコードでのピンの割り当ての入力
3.2.3. 差動ピンの割り当て x
3.2.3.1. 差動ピンのI/O配置ルールのオーバーライド
3.2.5. HDLコードでのピンの割り当ての入力 x
3.2.5.1. 低レベルI/Oプリミティブの使用
3.3. I/Oピンの割り当てのインポートとエクスポート x
3.3.1. PCBツールのインポートとエクスポート 3.3.2. 割り当ての別のターゲットデバイスへの移行
3.4. ピンの割り当ての検証 x
3.4.1. I/O割り当ての検証ルール 3.4.2. I/O割り当て解析 3.4.3. I/O解析レポートについて
3.4.2. I/O割り当て解析 x
3.4.2.1. デザインファイルを使用しない初期のI/O割り当て解析 3.4.2.2. デザインファイルを使用したI/O割り当て解析 3.4.2.3. デフォルトのI/Oピン解析のオーバーライド
3.5. I/Oタイミングの検証 x
3.5.1. 高度なI/Oタイミングの実行 3.5.2. 容量性負荷によるI/Oタイミングと電力の調整
3.5.1. 高度なI/Oタイミングの実行 x
3.5.1.1. ボードトレース・モデル 3.5.1.2. ボードトレース・モデルの定義 3.5.1.3. ボードトレース・モデルの変更 3.5.1.4. 近端と遠端のI/Oタイミング解析の指定 3.5.1.5. 高度なI/Oタイミング解析レポート
3.7. APIのスクリプティング x
3.7.1. マッピングされたネットリストの生成 3.7.2. ピンの予約 3.7.3. 位置の設定 3.7.4. 排他的I/Oグループ 3.7.5. スルーレートとドライブ強度
1. デザインの制約
2. インターフェイスのプランニング
3. デバイスI/Oピンの管理
4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約のドキュメント・アーカイブ
A. インテル® Quartus® Prime プロ・エディションのユーザーガイド

2.1.3.1.2. インターフェイス・プランナーの高速相互接続NoCの位置

NoCイニシエーターとターゲットを配置する場合は、次の表を参照して、インターフェイス・プランナーに表示されるNoC要素と位置を関連付けてください。

表 11.  インターフェイス・プランナーの最上位高速インターコネクトNoCの位置
NoCセグメント イニシエーター ターゲット インターフェイス・プランナーの位置
PLL/SSM     NOCPLL_X11_Y417_N221 NOCSSM_X11_Y417_N220
GPIO-B_0 I0 T0 NOCINITIATOR_X27_Y417_N202 NOCTARGET_X27_Y417_N200
I1 AXI4 Lite NOCINITIATOR_X42_Y417_N202 NOCAXILITETARGET_X42_Y417_N200
I2 T2 NOCINITIATOR_X53_Y417_N202 NOCTARGET_X53_Y417_N200
GPIO-B_1 I0 T0 NOCINITIATOR_X79_Y417_N202 NOCTARGET_X79_Y417_N200
I1 AXI4 Lite NOCINITIATOR_X94_Y417_N202 NOCAXILITETARGET_X94_Y417_N200
I2 T2 NOCINITIATOR_X105_Y417_N202 NOCTARGET_X105_Y417_N200
UIB_L   AXI4 Lite NOCAXILITETARGET_X123_Y417_N200
  AXI4 Lite NOCAXILITETARGET_X129_Y417_N200
I0 AXI4 Lite NOCINITIATOR_X134_Y417_N202 NOCAXILITETARGET_X134_Y417_N200
  T3 NOCTARGET_X140_Y417_N200
I1 T4 NOCINITIATOR_X150_Y417_N202 NOCTARGET_X150_Y417_N200
  T5 NOCTARGET_X156_Y417_N200
I2 T6 NOCINITIATOR_X161_Y417_N202 NOCTARGET_X161_Y417_N200
  T7 NOCTARGET_X167_Y417_N200
UIB_M   T0 NOCTARGET_X177_Y417_N200
  T1 NOCTARGET_X183_Y417_N200
I0 T2 NOCINITIATOR_X188_Y417_N202 NOCTARGET_X188_Y417_N200
I1   NOCINITIATOR_X204_Y417_N202
  T3 NOCTARGET_X210_Y417_N200
I2 T4 NOCINITIATOR_X215_Y417_N202 NOCTARGET_X215_Y417_N200
  T5 NOCTARGET_X221_Y417_N200
UIB_R   T0 NOCTARGET_X231_Y417_N200
  T1 NOCTARGET_X237_Y417_N200
I0 T2 NOCINITIATOR_X242_Y417_N202 NOCTARGET_X242_Y417_N200
  T3 NOCTARGET_X248_Y417_N200
I1 T4 NOCINITIATOR_X258_Y417_N202 NOCTARGET_X258_Y417_N200
  AXI4 Lite NOCAXILITETARGET_X264_Y417_N200
I2 AXI4 Lite NOCINITIATOR_X269_Y417_N202 NOCAXILITETARGET_X269_Y417_N200
  AXI4 Lite NOCAXILITETARGET_X275_Y417_N200
GPIO-B_3 I0 T0 NOCINITIATOR_X296_Y417_N202 NOCTARGET_X296_Y417_N200
I1 AXI4 Lite NOCINITIATOR_X311_Y417_N202 NOCAXILITETARGET_X311_Y417_N200
I2 T2 NOCINITIATOR_X322_Y417_N202 NOCTARGET_X322_Y417_N200
GPIO-B/HPS   T0 NOCTARGET_X346_Y417_N200
I0 (ファブリック) AXI4 Lite NOCINITIATOR_X357_Y417_N204 NOCAXILITETARGET_X357_Y417_N200
I1 (ファブリック) T2 NOCINITIATOR_X365_Y417_N204 NOCTARGET_X365_Y417_N200
I0(MPFE) AXI4 Lite I2(MPFE)   NOCINITIATOR_X373_Y417_N202 NOCAXILITEINITIATOR_X373_Y417_N201 NOCINITIATOR_X373_Y417_N200
表 12.  インターフェイス・プランナーの最下位高速インターコネクトNoCの位置
NoCセグメント イニシエーター ターゲット インターフェイス・プランナーの位置
PLL/SSM     NOCPLL_X11_Y6_N221 NOCSSM_X11_Y6_N220
SDM I0   NOCINITIATOR_X28_Y6_N200
GPIO-B_1 I0 T0 NOCINITIATOR_X79_Y6_N202 NOCTARGET_X79_Y6_N200
I1 AXI4 Lite NOCINITIATOR_X94_Y6_N202 NOCAXILITETARGET_X94_Y6_N200
I2 T2 NOCINITIATOR_X105_Y6_N202 NOCTARGET_X105_Y6_N200
GPIO-B_2 I0 T0 NOCINITIATOR_X134_Y6_N202 NOCTARGET_X134_Y6_N200
I1 AXI4 Lite NOCINITIATOR_X149_Y6_N202 NOCAXILITETARGET_X149_Y6_N200
I2 T2 NOCINITIATOR_X160_Y6_N202 NOCTARGET_X160_Y6_N200
UIB_L   AXI4 Lite NOCAXILITETARGET_X177_Y6_N200
  AXI4 Lite NOCAXILITETARGET_X183_Y6_N200
I0 AXI4 Lite NOCINITIATOR_X188_Y6_N202 NOCAXILITETARGET_X188_Y6_N200
  T3 NOCTARGET_X194_Y6_N200
I1 T4 NOCINITIATOR_X204_Y6_N202 NOCTARGET_X204_Y6_N200
  T5 NOCTARGET_X210_Y6_N200
I2 T6 NOCINITIATOR_X215_Y6_N202 NOCTARGET_X215_Y6_N200
  T7 NOCTARGET_X221_Y6_N200
UIB_M   T0 NOCTARGET_X231_Y6_N200
  T1 NOCTARGET_X237_Y6_N200
I0 T2 NOCINITIATOR_X242_Y6_N202 NOCTARGET_X242_Y6_N200
I1   NOCINITIATOR_X258_Y6_N202
  T3 NOCTARGET_X264_Y6_N200
I2 T4 NOCINITIATOR_X269_Y6_N202 NOCTARGET_X269_Y6_N200
  T5 NOCTARGET_X275_Y6_N200
UIB_R   T0 NOCTARGET_X285_Y6_N200
  T1 NOCTARGET_X291_Y6_N200
I0 T2 NOCINITIATOR_X296_Y6_N202 NOCTARGET_X296_Y6_N200
  T3 NOCTARGET_X302_Y6_N200
I1 T4 NOCINITIATOR_X312_Y6_N202 NOCTARGET_X312_Y6_N200
  AXI4 Lite NOCAXILITETARGET_X318_Y6_N200
I2 AXI4 Lite NOCINITIATOR_X323_Y6_N202 NOCAXILITETARGET_X323_Y6_N200
  AXI4 Lite NOCAXILITETARGET_X329_Y6_N200
GPIO-B_3 I0 T0 NOCINITIATOR_X350_Y6_N202 NOCTARGET_X350_Y6_N200
I1 AXI4 Lite NOCINITIATOR_X365_Y6_N202 NOCAXILITETARGET_X365_Y6_N200
I2 T2 NOCINITIATOR_X376_Y6_N202 NOCTARGET_X376_Y6_N200
GPIO-B_4 I0 T0 NOCINITIATOR_X404_Y6_N202 NOCTARGET_X404_Y6_N200
I1 AXI4 Lite NOCINITIATOR_X419_Y6_N202 NOCAXILITETARGET_X419_Y6_N200
I2 T2 NOCINITIATOR_X430_Y6_N202 NOCTARGET_X430_Y6_N200
レベル 2 の表題