インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約

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ID 683143
日付 4/03/2023
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ドキュメント目次
ドキュメント目次 x
1. デザインの制約 2. インターフェイスのプランニング 3. デバイスI/Oピンの管理 4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約のドキュメント・アーカイブ A. インテル® Quartus® Prime プロ・エディションのユーザーガイド
1. デザインの制約 x
1.1. GUIでのデザイン制約の指定 1.2. Tclスクリプトを使用したデザイン制約 1.3. 完全に反復的なスクリプトフロー 1.4. デザインの制約の改訂履歴
1.1. GUIでのデザイン制約の指定 x
1.1.1. グローバル制約と割り当て 1.1.2. ノード、エンティティー、およびインスタンスレベルの制約 1.1.3. インテル® Quartus® Prime GUIのコンポーネント間のプローブ 1.1.4. GUIでのデザイン制約の指定
1.1.2. ノード、エンティティー、およびインスタンスレベルの制約 x
1.1.2.1. Assignment Editorでのインスタンス固有の制約の指定 1.1.2.2. NoC Assignment EditorでのNoC制約の指定 1.1.2.3. Pin PlannerでのI/O制約の指定 1.1.2.4. インターフェイス・プランナーおよびタイル・インターフェイス・プランナーでのインターフェイス制約のプランニング 1.1.2.5. Chip Plannerでの制約の調整 1.1.2.6. Design Partition Plannerを使用したデザインの制約
1.1.2.1. Assignment Editorでのインスタンス固有の制約の指定 x
1.1.2.1.1. 多次元バス制約の指定
1.1.2.2. NoC Assignment EditorでのNoC制約の指定 x
1.1.2.2.1. NoC Assignment Editorのインターフェイス制御
1.2. Tclスクリプトを使用したデザイン制約 x
1.2.1. プロジェクトの作成と制約の適用 1.2.2. ピンの割り当て 1.2.3. インテル® Quartus® Prime設定ファイルの生成 1.2.4. Synopsys* Design Constraint (.sdc) ファイル 1.2.5. Tclのみのスクリプトフロー
2. インターフェイスのプランニング x
2.1. インターフェイス・プランナーの使用 2.2. タイル・インターフェイス・プランナーの使用 2.3. インターフェイスのプランニングの改訂履歴
2.1. インターフェイス・プランナーの使用 x
2.1.1. インターフェイス・プランナーのユーザー・インターフェイス 2.1.2. インターフェイス・プランナーの一般的なツールフロー 2.1.3. インターフェイス・プランナーNoCツールのフロー 2.1.4. インターフェイス・プランナー・レポート
2.1.1. インターフェイス・プランナーのユーザー・インターフェイス x
2.1.1.1. Flowコントロール 2.1.1.2. Homeタブのコントロール 2.1.1.3. Assignmentsタブのコントロール 2.1.1.4. Planタブのコントロール 2.1.1.5. Reportsタブのコントロール
2.1.2. インターフェイス・プランナーの一般的なツールフロー x
2.1.2.1. 手順1: プロジェクトのセットアップと合成 2.1.2.2. 手順2: インターフェイス・プランナーの初期化 2.1.2.3. 手順3: プロジェクトの割り当てによるプランの更新 2.1.2.4. 手順4: ペリフェラル配置のプランニング 2.1.2.5. 手順5: 配置データのレポート 2.1.2.6. 手順6: プランの制約の検証およびエクスポート
2.1.2.4. 手順4: ペリフェラル配置のプランニング x
2.1.2.4.1. クロック・ネットワークのプランニング 2.1.2.4.2. フロアプランの保存とロード
2.1.3. インターフェイス・プランナーNoCツールのフロー x
2.1.3.1. インターフェイス・プランナーを使用したNoCデザイン要素の配置
2.1.3.1. インターフェイス・プランナーを使用したNoCデザイン要素の配置 x
2.1.3.1.1. インターフェイス・プランナーでのNoC要素の推奨配置順序 2.1.3.1.2. インターフェイス・プランナーの高速相互接続NoCの位置
2.1.4. インターフェイス・プランナー・レポート x
2.1.4.1. サマリーレポート 2.1.4.2. ピンレポート 2.1.4.3. HSSIチャネルのレポート 2.1.4.4. Report Clocks 2.1.4.5. Report Periphery Locations 2.1.4.6. Report Cell Connectivity 2.1.4.7. Report Instance Assignments 2.1.4.8. Report NoC Performance
2.2. タイル・インターフェイス・プランナーの使用 x
2.2.1. タイル・インターフェイス・プランナーの用語 2.2.2. タイル・インターフェイス・プランナーのツールフロー 2.2.3. ダイナミック・リコンフィグレーションIPの制約 2.2.4. タイル・インターフェイス・プランナーGUIのリファレンス
2.2.2. タイル・インターフェイス・プランナーのツールフロー x
2.2.2.1. 手順1: IPのインスタンス化とデザイン解析の実行 2.2.2.2. 手順2: タイル・インターフェイス・プランナーの初期化 2.2.2.3. 手順3: プロジェクトの割り当てによるプランの更新 2.2.2.4. 手順4: タイルプランの作成 2.2.2.5. 手順5: タイルプランの割り当ての保存 2.2.2.6. 手順6: ロジック生成とデザイン合成の実行
2.2.2.4. 手順4: タイルプランの作成 x
2.2.2.4.1. IPコンポーネントの配置 2.2.2.4.2. IPビルディング・ブロックの制限
2.2.3. ダイナミック・リコンフィグレーションIPの制約 x
2.2.3.1. ダイナミック・リコンフィグレーション・グループの定義 2.2.3.2. ダイナミック・リコンフィグレーション・グループ配置の割り当て
2.2.4. タイル・インターフェイス・プランナーGUIのリファレンス x
2.2.4.1. Flowコントロール 2.2.4.2. Homeタブ 2.2.4.3. Assignmentsタブのコントロール 2.2.4.4. Planタブのコントロール 2.2.4.5. Tcl Console Window
2.2.4.4. Planタブのコントロール x
2.2.4.4.1. デザインツリーとフィルター 2.2.4.4.2. Reconfiguration Groupsビュー 2.2.4.4.3. Legal Locationsペイン
3. デバイスI/Oピンの管理 x
3.1. I/Oプランニングの概要 3.2. I/Oピンの割り当て 3.3. I/Oピンの割り当てのインポートとエクスポート 3.4. ピンの割り当ての検証 3.5. I/Oタイミングの検証 3.6. 配線とタイミング遅延の表示 3.7. APIのスクリプティング 3.8. デバイスI/Oピンの管理の改訂履歴
3.1. I/Oプランニングの概要 x
3.1.1. 基本的なI/Oプランニングのフロー 3.1.2. PCBデザインツールの統合 3.1.3. Intelデバイスの用語
3.2. I/Oピンの割り当て x
3.2.1. 専用のピングループへの割り当て 3.2.2. スルーレートとドライブ強度の割り当て 3.2.3. 差動ピンの割り当て 3.2.4. Tclコマンドを使用したピンの割り当ての入力 3.2.5. HDLコードでのピンの割り当ての入力
3.2.3. 差動ピンの割り当て x
3.2.3.1. 差動ピンのI/O配置ルールのオーバーライド
3.2.5. HDLコードでのピンの割り当ての入力 x
3.2.5.1. 低レベルI/Oプリミティブの使用
3.3. I/Oピンの割り当てのインポートとエクスポート x
3.3.1. PCBツールのインポートとエクスポート 3.3.2. 割り当ての別のターゲットデバイスへの移行
3.4. ピンの割り当ての検証 x
3.4.1. I/O割り当ての検証ルール 3.4.2. I/O割り当て解析 3.4.3. I/O解析レポートについて
3.4.2. I/O割り当て解析 x
3.4.2.1. デザインファイルを使用しない初期のI/O割り当て解析 3.4.2.2. デザインファイルを使用したI/O割り当て解析 3.4.2.3. デフォルトのI/Oピン解析のオーバーライド
3.5. I/Oタイミングの検証 x
3.5.1. 高度なI/Oタイミングの実行 3.5.2. 容量性負荷によるI/Oタイミングと電力の調整
3.5.1. 高度なI/Oタイミングの実行 x
3.5.1.1. ボードトレース・モデル 3.5.1.2. ボードトレース・モデルの定義 3.5.1.3. ボードトレース・モデルの変更 3.5.1.4. 近端と遠端のI/Oタイミング解析の指定 3.5.1.5. 高度なI/Oタイミング解析レポート
3.7. APIのスクリプティング x
3.7.1. マッピングされたネットリストの生成 3.7.2. ピンの予約 3.7.3. 位置の設定 3.7.4. 排他的I/Oグループ 3.7.5. スルーレートとドライブ強度
1. デザインの制約
2. インターフェイスのプランニング
3. デバイスI/Oピンの管理
4. インテル® Quartus® Prime プロ・エディションのユーザーガイド: デザインの制約のドキュメント・アーカイブ
A. インテル® Quartus® Prime プロ・エディションのユーザーガイド

1.2.1. プロジェクトの作成と制約の適用

コマンドライン実行可能なファイルには、共通のグローバル・プロジェクト設定およびコマンドのオプションが含まれています。Tclスクリプトを使用して、ピン位置やタイミングの割り当てなどの制約を適用することができます。 Tcl制約ファイルを作成したり、既存のプロジェクト用にTcl制約ファイルを生成したりするには、Project > Generate Tcl File for Projectをクリックします。

この例では、Tcl スクリプトを使用してプロジェクトを作成し、< Intel Quartus Prime installation directory> /qdesigns/fir_filter/ディレクトリーのチュートリアル・デザイン・ファイルを使用してプロジェクトの制約を適用します。 

project_new filtref -overwrite
# Assign family, device, and top-level file
set_global_assignment -name FAMILY "Arria 10"  
set_global_assignment -name DEVICE <Device>
set_global_assignment -name VERILOG_FILE filtref.v
# Assign pins
set_location_assignment -to clk Pin_28
set_location_assignment -to clkx2 Pin_29
set_location_assignment -to d[0] Pin_139
set_location_assignment -to d[1] Pin_140
#
project_close

スクリプトをsetup_proj.tclという名前のファイルに保存し、コマンドプロンプトで例に示すコマンドを入力して、デザインを作成し、制約を適用し、デザインをコンパイルし、ファーストコーナーとスローコーナーのタイミング解析を実行します。タイミング解析の結果は、filtref_sta_1.rpt および filtref_sta_2.rpt の2つのファイルに保存されます。 

quartus_sh -t setup_proj.tcl 
quartus_syn filtref 
quartus_fit filtref 
quartus_asm filtref 
quartus_sta filtref --model=fast --export_settings=off 
mv filtref_sta.rpt filtref_sta_1.rpt 
quartus_sta filtref --export_settings=off 
mv filtref_sta.rpt filtref_sta_2.rpt

次のコマンドを入力して、タイミング解析を実行せずにデザインを作成し、制約を適用し、デザインをコンパイルします。

quartus_sh -t setup_proj.tcl
quartus_sh --flow compile filtref

quartus_sh --flow compile コマンドはフルコンパイルを実行し、ツールバーのStart Compilationボタンをクリックするのと同じです。

レベル 2 の表題