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2.2.2.1. 手順1: IPのインスタンス化とデザイン解析の実行
タイル・インターフェイス・プランナーには、Fタイルを備えたIntel Agilex® 7をターゲットとするコンポーネントIPを含む、 インテル® Quartus® Primeプロジェクトが必要です。
トップレベルのプロジェクト・デザイン・ファイル ( top.v など) でコンポーネントIPをインスタンス化した後、Design Analysisコンパイルステージを実行してデザインRTLをエラボレートし、コンポーネントIPおよびターゲットデバイス情報を抽出します。タイル・インターフェイス・プランナーは起動時に、このコンポーネントのIP情報を初期化し、Design Treeビューに表示します。
次の手順に従って、IPをインスタンス化し、Design Analysisを実行します。
- FタイルをターゲットとするコンポーネントIPを含む インテル® Quartus® Primeプロジェクトを開くか作成します。
- File > New Project Wizardをクリックして、新しいプロジェクトを作成し、デザインファイルを追加し、ターゲットのIntel Agilex® 7 FPGAを指定します。
または、
- IP Catalog (View > IP Catalog) またはプラットフォーム・デザイナー (Tools > Platform Designer) を使用してコンポーネントIPをパラメーター化し、インスタンス化します。
- File > New Project Wizardをクリックして、新しいプロジェクトを作成し、デザインファイルを追加し、ターゲットのIntel Agilex® 7 FPGAを指定します。
- CompilerのDesign Analysisステージを実行するには、Compilation Dashboard (Processing > Compilation Dashboard) でDesign Analysisをダブルクリックします。
図 32. Compilation DashboardのDesign Analysisステージ
- 手順2: タイル・インターフェイス・プランナーの初期化 で説明されているように、タイル・インターフェイス・プランナーを初期化します。