インテルのみ表示可能 — GUID: mwh1410470994482
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1.1.2.5. Chip Plannerでの制約の調整
Chip Plannerを使用すると、ピン、ロジックセル、LABなどのデバイスリソースへの既存の割り当てを、デバイス・フロアプランのグラフィカルな表現で調整できます。また、 Logic Lock Regions WindowでLogic Lock領域にドラッグアンドドロップすることで、方程式と配線情報を表示し、割り当てを降格することもできます。
図 5. Chip Planner GUI