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2.1.3. インターフェイス・プランナーNoCツールのフロー
Intel Agilex® 7 MシリーズFPGAのみをターゲットとするデザインの場合、インターフェイス・プランナーを使用して、Network-on-Chip (NoC) イニシエーター、PLL、およびSSMに物理的な位置を割り当てることができます。 Hard Memory NoCにより、FPGAコアロジックとメモリーリソース (HBM2eやDDR5メモリーなど) の間の高帯域幅データ移動が簡単になります。インターフェイス・プランナーを含む完全なNoCフローの詳細については、Intel Agilex 7 M-Series FPGA Network-on-Chip (NoC) User Guideを参照してください。
インターフェイス・プランナーを使用して、NoCイニシエーター、ターゲット (HBM2eまたは外部メモリー・インターフェイスの一部として)、PLL、およびSSMに物理的な位置を割り当てることができます。NoC要素の物理的な割り当てを行わない場合、Fitterはコンパイル中にNoC要素を自動的に配置します。
インターフェイス・プランナーのフロアプラン・ビューを使用して、ハードメモリーNoCとペリフェラル要素を配置します。使用可能な3つのフロアプラン・ビューがあります。
- NoC View - NoCイニシエーターとターゲットのフィルタリングされたビューを表示します。
- Chip View - NoCイニシエーター、ターゲット、PLL、SSMなどのハードメモリーNoC要素の配置可能な位置を示します。
- Package View - NoC要素はPackage Viewに表示されません。
Chip Viewでは、使用可能なNoCイニシエーターとターゲットの位置が、FPGAファブリックとペリフェラルI/O構造の間のデバイスの上端と下端に小さなボックスの列として表示されます。位置の上にカーソルを置くと、その位置がイニシエーターのみ、ターゲットのみ、またはイニシエーターとターゲットの両方をサポートするかどうかを示すツールチップが表示されます。
使用可能なNoC PLLおよびNoC SSMの位置は、イニシエーターとターゲットの行の最後に小さなボックスとして表示されます。PLLおよびSSMの位置は、行の左端 (Chip Topビューを使用している場合) または行の右端 (Chip Bottomビューを使用している場合) に表示されます。
インターフェイス・プランナーのChip View、NoC機能のクローズアップでは、上から見たダイの左上隅を示すインターフェイス・プランナーのChip Viewの例を示しています。ファブリックの左上隅にある2つの小さなピンク色のボックスは、NoC PLLおよびNoC SSMの位置です。
図 18. インターフェイス・プランナーのChip View、NoC機能のクローズアップ
NoC Viewでは、NoCイニシエーターとターゲットのみが大きな長方形として表示されます。ダイの上端に沿った高速NoCと、ダイの下端に沿った高速NoCの両方のターゲットとイニシエーターが表示されます。Chip Viewで同じ位置を共有するイニシエーターとターゲットは、NoC Viewで個別の要素に分割されます。
外側上部および外側下部の行は、それぞれ上端NoCおよび下端NoCのターゲットです。同様に、内側上部および内側下部の行は、それぞれ上端NoCおよび下端NoCのイニシエーターです。Chip Viewと同様に、これらの位置のいずれかにカーソルを置くと、その位置がターゲットまたはイニシエーターをサポートしているかどうかがツールチップで報告されます。
ターゲットとイニシエーターを表示するNoCビューはインターフェイス・プランナーのNoC Viewの例で、上端NoCおよび下端NoCの両方のターゲットとイニシエーターを示しています。
図 19. ターゲットとイニシエーターを示すNoC View