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1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
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4.1.2.1. バースト開始CW
図 11. バースト開始CWの形式
Fullモードでは、START CWを挿入するには、tx_avs_startofpacket 信号をアサートします。tx_avs_startofpacket 信号のみをアサートすると、sop ビットが設定されます。tx_avs_startofpacket と tx_avs_endofpacket の両方の信号をアサートすると、seop ビットが設定されます。
フィールド | 値 |
---|---|
sop/seop | 1 |
usr 9 | tx_is_usr_cmd 信号に応じて、次の値になります。
|
align | 0 |
Basicモードでは、MACによる START CWの送信は、リセットがデアサートされた後に行われます。使用可能なデータがない場合、MACでは、END CWおよび START CWとペアになっている EMPTY_CYC を送信します。これは、データの送信を開始するまで継続して行われます。
9 これはFullモードでのみサポートされています。