F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ID 683074
日付 9/26/2022
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ドキュメント目次

3.5. その他のEDAツールでのIPコアの合成

必要に応じて、サポートされている別のEDAツールを使用して、インテルFPGA IPコアを含むデザインを合成します。 IPコア合成ファイルを生成してサードパーティーのEDA合成ツールで使用する場合は、エリアとタイミングの見積もりネットリストを作成できます。生成をイネーブルするには、IPバリエーションをカスタマイズする際に、Create timing and resource estimates for third-party EDA synthesis toolsをオンにします。

エリアとタイミングの見積もりネットリストには、IPコアの接続とアーキテクチャーが記載されていますが、実際の機能に関する詳細は含まれていません。この情報により、特定のサードパーティーの合成ツールで、エリアとタイミングの見積もりをより適切にレポートすることができます。さらに、合成ツールでは、タイミング情報を使用して、タイミング駆動型の最適化を実現し、結果の品質を向上させることができます。

インテル® Quartus® Prime開発ソフトウェアでは、指定した出力ファイル形式に関係なく、 <variant name>_syn.v ネットリスト・ファイルをVerilog HDL形式で生成します。このネットリストを合成に使用する場合は、IPコア・ラッパー・ファイルである <variant name> .v または <variant name> .vhd をご自身の インテル® Quartus® Primeプロジェクトに含めてください。