F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

3.2. IPのパラメーターとオプションの指定

IPパラメーター・エディターを使用すると、カスタムIPバリエーションのコンフィグレーションを迅速に行うことができます。次の手順に従って、IPのオプションとパラメーターを インテル® Quartus® Primeプロ・エディション開発ソフトウェアで指定します。

  1. F-tile Serial Lite IV Intel® FPGA IPを統合する インテル® Quartus® Primeプロ・エディション・プロジェクトがない場合は、プロジェクトを作成してください。
    1. インテル® Quartus® Primeプロ・エディションでFile > New Project Wizardをクリックして、新しいQuartus Primeプロジェクトを作成します。もしくは、File > Open Projectをクリックして、既存のQuartus Primeプロジェクトを開きます。ウィザードによってデバイスを指定するよう求められます。
    2. デバイスファミリーにIntel Agilexを指定し、量産Fタイルデバイスを選択します。選択するデバイスは、IPのスピードグレード要件を満たすものにします。
    3. Finishをクリックします。
  2. IP Catalogで、 F-tile Serial Lite IV を検索して選択します。New IP Variationウィンドウが表示されます。
  3. 新しいカスタムIPバリエーションのトップレベルの名前を決定します。パラメーター・エディターにより、IPバリエーションの設定が <your_ip> .ip. という名前のファイルに保存されます。
  4. OKをクリックします。パラメーター・エディターが表示されます。
  5. パラメーターをIPバリエーションに合わせて指定します。F-tile Serial Lite IV Intel® FPGA IPパラメーターの詳細については、Parameter のセクションを参照してください。
  6. 必要に応じて、シミュレーション・テストベンチ、またはコンパイル、およびハードウェア・デザイン例を生成します。デザイン例ユーザーガイド の指示に従ってください。
  7. Generate HDLをクリックします。Generationダイアログボックスを表示されます。
  8. 出力ファイルの生成オプションを指定し、Generateをクリックします。IPバリエーション・ファイルが仕様に従って生成されます。
    1. IP-XACTオプションを選択して、生成されたシステムのIP-XACT表現を作成します。
      この選択により、IPの生成中に <ip_name>.ipxact ファイルが生成されます。.ipxact ファイルには、IPに関する一般的な情報が含まれています。リセットや一部のレジスター値などのIPバリアント固有の情報は、IPバリアントによって異なる場合があります。
  9. Finishをクリックします。パラメーター・エディターによって、現在のプロジェクトにトップレベルの .ip ファイルが自動で追加されます。.ip ファイルをプロジェクトに手動で追加するよう求められた場合は、Project > Add/Remove Files in Projectをクリックして、ファイルを追加します。
  10. IPバリエーションを生成してインスタンス化したら、適切なピン割り当てを行ってポートに接続し、インスタンスごとに適切なRTLパラメーターを設定します。
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