F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

2.2. サポートされる機能

次の表に示す機能は、F-tile Serial Lite IV Intel® FPGA IPで使用可能です。
表 4.   F-tile Serial Lite IV Intel® FPGA IPの機能
機能 説明
データ転送
  • PAM4モードの場合:
    • FHTでは、レーンあたり48Gbpsから58Gbps、および96Gbpsから116Gbpsをサポートします。最大4レーンです。
    • FGTでは、レーンあたり20Gbpsから58Gbpsをサポートします。最大12レーンです。
    PAM4モードでサポートされるトランシーバーのデータレートの詳細については、パラメーターを参照してください。
  • NRZモードの場合:
    • FHTでは、レーンあたり24Gbpsから29Gbps、および48Gbpsから58Gbpsをサポートします。最大4レーンです。
    • FGTでは、レーンあたり1Gbpsから32Gbps1 をサポートします。最大16レーンです。
    NRZモードでサポートされるトランシーバー・データレートの詳細については、パラメーターを参照してください。
  • 連続ストリーミング (Basic) またはパケット (Full) モードをサポートします。
  • 低オーバーヘッド・フレーム・パケットをサポートします。
  • すべてのバーストサイズのバイト粒度転送をサポートします。
  • ユーザー主導または自動のレーン調整をサポートします。
  • プログラム可能なアライメント期間をサポートします。
PCS
  • インテル® Agilex™ Fタイル・トランシーバーとインターフェイスするハードIPロジックを使用して、ソフトロジックのリソースを削減します。
  • 100GBASE-KP4仕様向けにPAM4変調モードをサポートします。この変調モードでは、RS-FECは常にイネーブルです。
  • オプションのRS-FEC変調モードでNRZをサポートします。
  • 64b/66bエンコード/デコードをサポートします。
エラーの検出と処理
  • TXおよびRXデータパスでのCRCエラーのチェックをサポートします。
  • RXリンクエラーのチェックをサポートします。
  • RX PCSエラー検出をサポートします。
インターフェイス
  • 独立リンクによる全二重パケット転送のみをサポートします。
  • 複数のFPGAデバイスへのポイントツーポイント・インターコネクトを使用し、転送レイテンシーを低くおさえます。
  • ユーザー定義コマンドをサポートします。
1 FGT NRZモードの場合、32Gbpsは次のインテルAgilexデバイスの注文製品コード (OPN) ではサポートされていません。
  • AGIA027R29A1E2VR0
  • AGIB027R29A2E2VR0
  • AGIB027R29A1E2VR1
  • AGIB027R29B1E2VR2
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  • AGIB027R31B2E2VR0
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  • AGIB027R31B1E2VR0
レベル 2 の表題