F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ID 683074
日付 9/26/2022
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ドキュメント目次

4.1.1. TX MACアダプター

TX MACアダプターでは、 Avalon® ストリーミング・インターフェイスを使用してユーザーロジックへのデータ送信を制御します。このブロックでは、ユーザー定義情報の送信およびフロー制御をサポートします。

ユーザー定義情報の転送

Fullモードでは、IPにより tx_is_usr_cmd 信号が提供されます。この信号を使用して、ユーザーロジックへのXOFF/XON送信などのユーザー定義情報サイクルを開始できます。ユーザー定義情報の送信サイクルを開始するには、この信号をアサートし、tx_avs_data を使用して情報を転送します。また、tx_avs_startofpacket 信号と tx_avs_valid 信号もアサートします。その後、ブロックにより tx_avs_ready が2サイクル間デアサートされます。

注: ユーザー定義情報の機能が使用できるのは、Fullモードの場合のみです。

フロー制御

状況によっては、TX MACがユーザーロジックからのデータを受信する準備ができていない場合があります。こうした状況が発生するのは、リンクの再アライメントのプロセス中や、ユーザーロジックからの送信に使用できるデータがない場合などです。このような状況によるデータ損失を回避するため、IPでは、tx_avs_ready 信号を使用して、ユーザーロジックからのデータフローを制御します。IPによってこの信号がデアサートされるのは、次の状況が発生した場合です。
  • tx_avs_startofpacket がアサートされ、tx_avs_ready が1クロックサイクル間デアサートされた場合。
  • tx_avs_endofpacket がアサートされ、tx_avs_ready 1クロックサイクル間デアサートされた場合。
  • ペアになっているCWがアサートされ、tx_avs_ready が2クロックサイクル間デアサートされた場合。
  • カスタムPCSインターフェイスでRS-FECアライメント・マーカーの挿入が発生し、tx_avs_ready が4クロックサイクル間デアサートされた場合。
  • PAM4変調モードでは17イーサネット・コア・クロック・サイクルごと、NRZ変調モードでは33イーサネット・コア・クロック・サイクルごと。tx_avs_ready は1クロックサイクル間デアサートされます。
  • データ送信がないときに、ユーザーロジックにより tx_avs_valid がデアサートされた場合。
次のタイミング図は、TX MACアダプターによる tx_avs_ready を使用したデータフロー制御の数例です。
図 8.  tx_avs_valid のデアサートおよびSTART/ENDペアのCWの場合のフロー制御
図 9. アライメント・マーカー挿入の場合のフロー制御
図 10. アライメント・マーカーの挿入とSTART/ENDペアのCWが同時に発生した場合のフロー制御