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1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
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7.1. リセット・ガイドライン
次のリセット・ガイドラインに従って、システムレベルのリセットを実装してください。
- tx_pcs_fec_phy_reset_n 信号および rx_pcs_fec_phy_reset_n 信号をシステムレベルで接続して、TXとRX PCSを同時にリセットします。
- tx_pcs_fec_phy_reset_n、rx_pcs_fec_phy_reset_n、tx_core_rst_n、rx_core_rst_n、および reconfig_reset 信号を同時にアサートします。IPのリセットおよび初期化シーケンスの詳細については、リセットおよびリンクの初期化 を参照してください。
- tx_pcs_fec_phy_reset_n および rx_pcs_fec_phy_reset_n 信号をLowに保持し、reconfig_reset 信号をHighに保持して、FタイルハードIPおよびリコンフィグレーション・ブロックを適切にリセットします。
- FPGAデバイス間の高速リンクアップを実現するには、接続されているF-tile Serial Lite IV Intel® FPGA IPを同時にリセットします。ツールキットを使用したIP TXおよびRXリンクの監視についての詳細は、 F-tile Serial Lite IV Intel® FPGA IPデザイン例ユーザーガイド を参照してください。