F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

4.5. リンクレートおよび帯域幅効率の計算

F-tile Serial Lite IV Intel® FPGA IPの帯域幅効率の計算は、次のとおりです。

帯域幅効率 = raw_rate * 64/66 * (burst_size - burst_size_ovhd)/burst_size * [align_marker_period / (align_marker_period + align_marker_width)] * [(srl4_align_period - 2) / srl4_align_period]

表 21.  帯域幅効率の変数の説明
変数 説明
raw_rate シリアル・インターフェイスによって達成されるビットレートです。

raw_rate = SERDES幅 * トランシーバー・クロック周波数

例: raw_rate = 64 * 402.812500Gbps = 25.78Gbps

burst_size

バーストサイズの値です。

平均帯域幅効率を計算するには、一般的なバーストサイズ値を使用します。

最大レートには、最大バーストサイズ値を使用します。
burst_size_ovhd バーストサイズのオーバーヘッド値です。

Fullモードでは、burst_size_ovhd値は START と END のペアになっているCWを参照しています。

Basicモードでは、burst_size_ovhdはありません。これは、START と END のペアになっているCWがないためです。

align_marker_period

アライメント・マーカーが挿入される期間の値です。

値は、コンパイルの場合は81920クロックサイクル、高速シミュレーションの場合は1280です。この値は、PCSハードロジックから取得されます。
align_marker_width クロックサイクル数です。このとき、有効なアライメント・マーカー信号はHighに保持されます。
srl4_align_period 2つのアライメント・マーカー間のクロックサイクル数です。この値を設定するには、IPパラメーター・エディターのAlignment Periodパラメーターを使用します。

リンクレートの計算は、次のとおりです。

実効レート = 帯域幅効率 * raw_rate

最大ユーザークロック周波数を取得するには、次の式を使用します。最大ユーザークロック周波数の計算の前提は、データ・ストリーミングが継続的に行われ、ユーザーロジックでの IDLE サイクルが発生しないことです。このレートは、ユーザーロジックFIFOをデザインする際に、FIFOオーバーフローを回避するために重要です。

最大ユーザークロック周波数 = 実効レート / 64

レベル 2 の表題