F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

ダウンロード PDF
ID 683074
日付 9/26/2022
Public
ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. Intel® FPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. Intel® FPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

6.4. トランシーバー・リコンフィグレーション信号

表 27.  PCSリコンフィグレーション信号In this table, N represents the number of lanes set in the IP parameter editor.
名前 幅 方向 クロックドメイン 説明

reconfig_sl_read

1 入力 reconfig_sl_clk PCSリコンフィグレーション読み出しコマンド信号です。

reconfig_sl_write

1 入力 reconfig_sl_clk PCSリコンフィグレーション書き込みコマンド信号です。

reconfig_sl_address

14 bits + clogb2N 入力 reconfig_sl_clk 選択したレーンのPCSリコンフィグレーションの Avalon® メモリーマップド・インターフェイス・アドレスを指定します。

各レーンには14ビットあります。上位ビットはレーンオフセットを表します。

例えば、4レーンNRZ/PAM4デザインで、reconfig_sl_address[13:0] がアドレス値を表している場合:
  • reconfig_sl_address[15:14] を00に設定 = レーン0のアドレス
  • reconfig_sl_address[15:14] を01に設定 = レーン1のアドレス
  • reconfig_sl_address[15:14] を10に設定 = レーン2のアドレス
  • reconfig_sl_address[15:14] を11に設定 = レーン3のアドレス

reconfig_sl_readdata

32 出力 reconfig_sl_clk 選択したレーンのreadyサイクルによって読み出されるPCSリコンフィグレーション・データを指定します。

reconfig_sl_waitrequest

1 出力 reconfig_sl_clk 選択したレーンのPCSリコンフィグレーション Avalon® メモリーマップド・インターフェイス・ストール信号を表します。
reconfig_sl_writedata 32 入力 reconfig_sl_clk 選択したレーンの書き込みサイクル上に書き込まれるPCSリコンフィグレーション・データを指定します。
reconfig_sl_readdata_valid 1 出力 reconfig_sl_clk 選択したレーンのPCSリコンフィグレーションの受信データが有効であることを指定します。
reconfig_sl_byteenable 4 入力 入力 PCSリコンフィグレーション・バイト・イネーブル信号を指定します。
表 28.  FタイルハードIPリコンフィグレーション信号In this table, N represents the number of lanes set in the IP parameter editor.
名前 幅 方向 方向 説明
reconfig_read 1 入力 reconfig_clk PMAリコンフィグレーション読み出しコマンド信号です。
reconfig_write 1 入力 reconfig_clk PMAリコンフィグレーション書き込みコマンド信号です。
reconfig_address 18ビット + clog2bN 入力 reconfig_clk 選択したレーンのPMAリコンフィグレーションの Avalon® メモリーマップド・インターフェイス・アドレスを指定します。

各レーンには18ビットあります。上位ビットはレーンオフセットを表します。

例えば、4レーンNRZ/PAM4デザインの場合:
  • reconfig_address[19:18] を00に設定 = レーン0のアドレス
  • reconfig_address[19:18] を01に設定 = レーン1のアドレス
  • reconfig_address[19:18] を10に設定 = レーン2のアドレス
  • reconfig_address[19:18] を11に設定 = レーン3のアドレス
reconfig_readdata 32 出力 reconfig_clk 選択したレーンのreadyサイクルによって読み出されるPMAデータを指定します。
reconfig_waitrequest 1 出力 reconfig_clk 選択したレーンのPMA Avalon® メモリーマップド・インターフェイス・リコンフィグレーション・ストール信号を表します。
reconfig_writedata 32 入力 reconfig_clk 選択したレーンの書き込みサイクル上に書き込まれるPMAデータを指定します。
reconfig_readdatavalid 1 出力 reconfig_clk 選択したレーンのPMAリコンフィグレーションの受信データが有効であることを指定します。
reconfig_byteenable 4 入力 reconfig_clk PMAリコンフィグレーション・バイト・イネーブル信号を指定します。
レベル 2 の表題