F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて

更新対象:
インテル® Quartus® Prime デザインスイート 22.3
IPバージョン 7.0.0
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

このドキュメントでは、 インテル® Agilex™ デバイスでFタイル・トランシーバーを使用してF-tile Serial Lite IV Intel® FPGA IPをデザインするためのIP機能、アーキテクチャー、生成手順、およびガイドラインについて説明します。

対象とする読者

このドキュメントが対象とするユーザーは次のとおりです。
  • システムレベルのデザインのプランニング・フェーズでIPを選択するデザイン・アーキテクト
  • IPをシステムレベルのデザインに統合するハードウェア設計者
  • システムレベルのシミュレーションおよびハードウェア検証フェーズ中の検証エンジニア

関連資料

次の表に示すのは、F-tile Serial Lite IV Intel® FPGA IPに関連するその他の参考資料です。
表 1.  関連ドキュメント
参考資料 説明
F-tile Serial Lite IV Intel® FPGA IPデザイン例ユーザー ガイド このドキュメントでは、 インテル® Agilex™ デバイスのF-tile Serial Lite IV Intel® FPGA IPのデザイン例の生成、使用ガイドライン、機能の概要について記載しています。
インテル® Agilex™ デバイス・データシート

このドキュメントでは、 インテル® Agilex™ デバイスの電気的特性、スイッチング特性、コンフィグレーション仕様、およびタイミングについて説明しています。

頭字語と用語集

表 2.  頭字語一覧
頭字語 拡張
CW Control Word (コントロール・ワード)
RS-FEC Reed-Solomon Forward Error Correction (リードソロモン順方向誤り訂正)
PMA Physical Medium Attachment (フィジカル・メディア・アタッチメント)
TX トランスミッター
RX レシーバー
PAM4 Pulse-Amplitude Modulation 4-Level (4値パルス振幅変調)
NRZ Non-return-to-zero (非ゼロ回帰)
PCS Physical Coding Sublayer (フィジカル・コーディング・サブレイヤー)
MII Media Independent Interface (媒体独立インターフェイス)
XGMII 10 Gigabit Media Independent Interface (10ギガビット媒体独立インターフェイス)
レベル 2 の表題