F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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インテルのみ表示可能 — GUID: gvt1614840621643

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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. Intel® FPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. Intel® FPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

4.1.4. TX MIIエンコーダー

TX MIIエンコーダーでは、MACからTX PCSへのパケット送信を処理します。

次の表に示すように、データレートによってTX MIIパターンが決まります。

表 17.  TX MIIエンコーダーのデータパターン
データレート レーンの説明 パターン
1Gb ～ <29Gb GUI IPパラメーターの1レーンあたり1物理レーン START と END CWはすべてのMIIレーンに表示されます。
1Gb ～ <29Gb GUI IPパラメーターの1レーンあたり2物理レーン START と END CWは2つのMIIレーンに1回ずつ表示されます。
≥58Gb GUI IPパラメーターの1レーンあたり4物理レーン START と END CWは4つのMIIレーンに1回ずつ表示されます。

次の図では、データレートに応じたデータパターンを示しています。

表 18.  TX MIIデータパターン (データレート: 1Gb以上29Gb未満)
サイクル1 サイクル2 サイクル3 サイクル4 サイクル5
SOP_CW DATA_1 DATA_9 DATA_17 EOP_CW
SOP_CW DATA_2 DATA_10 DATA_18 EOP_CW
SOP_CW DATA_3 DATA_11 DATA_19 EOP_CW
SOP_CW DATA_4 DATA_12 DATA_20 EOP_CW
SOP_CW DATA_5 DATA_13 DATA_21 EOP_CW
SOP_CW DATA_6 DATA_14 DATA_22 EOP_CW
SOP_CW DATA_7 DATA_15 DATA_23 EOP_CW
SOP_CW DATA_8 DATA_16 DATA_24 EOP_CW
表 19.  TX MIIデータパターン (データレート: 29Gb以上8Gb未満)
サイクル1 サイクル2 サイクル3 サイクル4 サイクル5
SOP_CW DATA_1 DATA_9 DATA_17 DATA_DUMMY
DATA_DUMMY DATA_2 DATA_10 DATA_18 EOP_CW
SOP_CW DATA_3 DATA_11 DATA_19 DATA_DUMMY
DATA_DUMMY DATA_4 DATA_12 DATA_20 EOP_CW
SOP_CW DATA_5 DATA_13 DATA_21 DATA_DUMMY
DATA_DUMMY DATA_6 DATA_14 DATA_22 EOP_CW
SOP_CW DATA_7 DATA_15 DATA_23 DATA_DUMMY
DATA_DUMMY DATA_8 DATA_16 DATA_24 EOP_CW
表 20.  TX MIIデータパターン (データレート: 58Gb以上)
サイクル1 サイクル2 サイクル3 サイクル4 サイクル5
SOP_CW DATA_1 DATA_9 DATA_17 DATA_DUMMY
DATA_DUMMY DATA_2 DATA_10 DATA_18 DATA_DUMMY
DATA_DUMMY DATA_3 DATA_11 DATA_19 DATA_DUMMY
DATA_DUMMY DATA_4 DATA_12 DATA_20 EOP_CW
SOP_CW DATA_5 DATA_13 DATA_21 DATA_DUMMY
DATA_DUMMY DATA_6 DATA_14 DATA_22 DATA_DUMMY
DATA_DUMMY DATA_7 DATA_15 DATA_23 DATA_DUMMY
DATA_DUMMY DATA_8 DATA_16 DATA_24 EOP_CW
レベル 2 の表題