F-Tile Serial Lite IV Intel® FPGA IPユーザーガイド

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ID 683074
日付 9/26/2022
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ドキュメント目次
ドキュメント目次 x
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて 2. F-tile Serial Lite IV Intel® FPGA IPの概要 3. はじめに 4. 機能の説明 5. パラメーター 6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン 8. F-tile Serial Lite IVユーザーガイド・アーカイブ 9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴
2. F-tile Serial Lite IV Intel® FPGA IPの概要 x
2.1. リリース情報 2.2. サポートされる機能 2.3. IPバージョンのサポートレベル 2.4. デバイスのスピードグレードのサポート 2.5. リソース使用率およびレイテンシー 2.6. 帯域幅効率
3. はじめに x
3.1. インテルFPGA IPコアのインストールとライセンス取得 3.2. IPのパラメーターとオプションの指定 3.3. 生成ファイルの構造 3.4. インテルFPGA IPコアのシミュレーション 3.5. その他のEDAツールでのIPコアの合成 3.6. フルデザインのコンパイル
3.1. インテルFPGA IPコアのインストールとライセンス取得 x
3.1.1. Intel® FPGA IP Evaluation Mode
3.4. インテルFPGA IPコアのシミュレーション x
3.4.1. デザインのシミュレーションと検証
4. 機能の説明 x
4.1. TXデータパス 4.2. RXデータパス 4.3. F-tile Serial Lite IV Intel® FPGA IPのクロック・アーキテクチャー 4.4. リセットおよびリンクの初期化 4.5. リンクレートおよび帯域幅効率の計算
4.1. TXデータパス x
4.1.1. TX MACアダプター 4.1.2. コントロール・ワード (CW) の挿入 4.1.3. TX CRC 4.1.4. TX MIIエンコーダー 4.1.5. TX PCSおよびPMA
4.1.2. コントロール・ワード (CW) の挿入 x
4.1.2.1. バースト開始CW 4.1.2.2. バースト終了CW 4.1.2.3. アライメント・ペアCW 4.1.2.4. 空サイクルCW 4.1.2.5. IDLE CW 4.1.2.6. データワード
4.2. RXデータパス x
4.2.1. RX PCSおよびPMA 4.2.2. RX MIIデコーダー 4.2.3. RX CRC 4.2.4. RXデスキュー 4.2.5. RX CWの削除
4.4. リセットおよびリンクの初期化 x
4.4.1. TXリセットおよび初期化のシーケンス 4.4.2. RXリセットおよび初期化のシーケンス
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号 x
6.1. クロック信号 6.2. リセット信号 6.3. MAC信号 6.4. トランシーバー・リコンフィグレーション信号 6.5. PMA信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン x
7.1. リセット・ガイドライン 7.2. エラー処理ガイドライン
1. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドについて
2. F-tile Serial Lite IV Intel® FPGA IPの概要
3. はじめに
4. 機能の説明
5. パラメーター
6. F-tile Serial Lite IV Intel® FPGA IPのインターフェイス信号
7. F-tile Serial Lite IV Intel® FPGA IPを使用したデザイン
8. F-tile Serial Lite IVユーザーガイド・アーカイブ
9. F-tile Serial Lite IV Intel® FPGA IPユーザーガイドの改訂履歴

2.5. リソース使用率およびレイテンシー

F-tile Serial Lite IV Intel® FPGA IPのリソースおよびレイテンシーは、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアのバージョン22.3から取得したものです。

表 6.  Intel Agilex F-tile Serial Lite IV Intel® FPGA IPのリソース使用率レイテンシーの測定は、TXコア入力からRXコア出力へのラウンド・トリップ・レイテンシーに基づいています。
トランシーバー・タイプ バリアント データレーン数 モード RS-FEC ALM 専用ロジックレジスター数 ALUT メモリー20K レイテンシー (TXコア・クロック・サイクル)
FGT 32Gbps NRZ 16 Basic ディスエーブル 8349 26960 5407 0 77
16 Full ディスエーブル 8993 26480 5562 0 77
16 Basic イネーブル 8504 26648 5543 0 203
16 Full イネーブル 9076 27277 5677 0 203
58Gbps PAM4 12 Basic イネーブル 14465 44407 8590 0 162
12 Full イネーブル 15271 44354 8777 0 162
FHT 29Gbps NRZ 4 Basic ディスエーブル 2265 6766 1538 0 80
4 Full ディスエーブル 2387 7003 1605 0 80
4 Basic イネーブル 2320 6894 1597 0 203
4 Full イネーブル 2429 7101 1666 0 203
58Gbps NRZ 4 Basic イネーブル 4957 14481 3118 0 154
4 Full イネーブル 5245 15015 3196 0 154
58Gbps PAM4 4 Basic イネーブル 4971 14500 3115 0 163
4 Full イネーブル 5244 14983 3193 0 163
116Gbps PAM4 4 Basic イネーブル 9462 27647 5347 0 134
4 Full イネーブル 9764 28559 5485 0 134
レベル 2 の表題